摘要：文章從FPGA邏輯編程設(shè)計(jì)技術(shù),、EMC技術(shù)、高速電路PCB設(shè)計(jì)技術(shù)等幾個(gè)方面介紹了時(shí)統(tǒng)接收處理模塊的抗干擾設(shè)計(jì)及其實(shí)現(xiàn)方法,，實(shí)現(xiàn)了同步脈沖的提取,、對時(shí)功能、自守時(shí),、脈寬調(diào)制等功能,，提高了同步精度和抗干擾性。解決了傳統(tǒng)時(shí)統(tǒng)模塊定時(shí)精度不高,、設(shè)置固定只能滿足單一需求等問題,。
關(guān)鍵詞：同步精度；可編程門陣列,；時(shí)統(tǒng),；緊湊型PCI

    高可靠性永遠(yuǎn)是計(jì)算機(jī)系統(tǒng)中必不可少的重要需求，尤其是對于整個(gè)系統(tǒng)中用來產(chǎn)生統(tǒng)一時(shí)間信號的專用設(shè)備來說,，其可靠性和精準(zhǔn)性非常重要,。時(shí)統(tǒng)模塊的功能就是保證整個(gè)系統(tǒng)處在統(tǒng)一時(shí)間的基準(zhǔn)上，它接收時(shí)統(tǒng)站發(fā)來的時(shí)間信號,，完成與時(shí)統(tǒng)站送來時(shí)間信號的同步,，同時(shí)回送一路供時(shí)統(tǒng)站延時(shí)檢查和解調(diào)檢查用，并向測控設(shè)備發(fā)送所需要的各種頻率信號、時(shí)間信息和各種采樣脈沖信號,，來確保測控設(shè)備的定時(shí)與靶場的時(shí)間基準(zhǔn)保持一致,。
    時(shí)統(tǒng)信號對信號噪聲非常敏感，因此時(shí)統(tǒng)模塊設(shè)計(jì)最關(guān)鍵的技術(shù)就是抗干擾技術(shù),。本系統(tǒng)采用大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)修時(shí)、分頻,、產(chǎn)生時(shí)間信號和各種同步信號,，以使時(shí)統(tǒng)接口模塊集成度更高、可維護(hù)性增強(qiáng),；還充分考慮了EMC設(shè)計(jì),、時(shí)統(tǒng)信號的遠(yuǎn)距離傳輸；并且進(jìn)行了
PCB仿真設(shè)計(jì),。

1 FPGA實(shí)現(xiàn)數(shù)字濾波抗干擾
    大規(guī)?？删幊踢壿嬈骷?FPGA)的出現(xiàn)，為解決計(jì)算機(jī)系統(tǒng)抗干擾問題開辟了新的途徑,，運(yùn)用FPGA實(shí)現(xiàn)數(shù)字信號的濾波是一種高效可靠的方法,，解決了傳統(tǒng)的應(yīng)用系統(tǒng)中，濾波部分要占用較多的軟件資源和硬件資源的問題,。而且FGPA具有編程方便,、集成度高、速度快等特性,，可反復(fù)編程,、擦除、運(yùn)用,，在不改動硬件設(shè)計(jì)的情況下,，可實(shí)現(xiàn)不同的功能需求。該時(shí)統(tǒng)模塊在FPGA內(nèi)部實(shí)現(xiàn)了同步脈沖的提取,、對時(shí)功能,、自守時(shí)、脈寬調(diào)制等功能,。
1．1 脈沖的提取
    脈沖的提取主要包括脈沖識別,、中斷源判斷等。為保證時(shí)統(tǒng)信號的精確識別,，防止丟幀,、誤判，須要對信號整形,，適當(dāng)展寬,。在FPGA中運(yùn)用反相器對信號整形,，運(yùn)用信號上升沿觸發(fā)D觸發(fā)器輸出高電平去提起中斷，在CPU主板響應(yīng)中斷后,，通過控制D觸發(fā)器清零端將輸出的高電平拉低,。以此防止非正常情況的出現(xiàn)。通用時(shí)統(tǒng)接收處理模塊設(shè)計(jì)了多路時(shí)統(tǒng)接收電路,，可同時(shí)采集多路外部授時(shí)信號，在同時(shí)工作的情況下,，系統(tǒng)可得到多種不同的時(shí)間信息,。因此，設(shè)計(jì)時(shí)需要能精確地識別這幾路不同的中斷源,。CPCI系統(tǒng)只能分配給每個(gè)CPCI設(shè)備一個(gè)中斷號,，使得各路中斷源都要通過這一個(gè)中斷號向CPU主板提起中斷。設(shè)計(jì)流程中可以運(yùn)用FPGA內(nèi)部寄存器來識別各路中斷源,。如圖1所示,。4路信號用寄存器74373的低啦識別，在系統(tǒng)響應(yīng)中斷后,，隨即讀取寄存器,，根據(jù)寄存器位的值，判斷是由哪路信號源提起的中斷,。屏蔽信號用于系統(tǒng)關(guān)斷任一路中斷信號源,，根據(jù)需要，可用軟件屏蔽一路或多路信號源,，未被屏蔽的信號進(jìn)入中斷產(chǎn)生器,，輸出中斷信號，發(fā)起中斷申請,。  CPU主板收到時(shí)統(tǒng)模塊的中斷請求后,，做出響應(yīng)，系統(tǒng)軟件根據(jù)中斷響應(yīng)輸出時(shí)間信息,。

1．2 信號內(nèi)部調(diào)理
    信號在FPGA器件內(nèi)部通過連線和邏輯單元時(shí),，都有一定的延時(shí)。延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān),，同時(shí)還受器件的制造工藝,、工作電壓、溫度等條件的影響,。信號的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間,。
    由于存在這兩方面因素，當(dāng)多路信號的電平值發(fā)生變化時(shí),，在信號變化的瞬間,，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會出現(xiàn)一些不正確的尖峰信號,，這些尖峰信號稱為“毛刺”,。在本時(shí)統(tǒng)接收處理模塊處理單元的狀態(tài)機(jī)設(shè)計(jì)中，采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器,，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變,，消除了競爭冒險(xiǎn)的發(fā)生條件，避免了毛刺的生,。毛刺并不是對所有的輸入都有危害,，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間,，就不會對系統(tǒng)造成危害,，我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據(jù)這個(gè)特性,，在本時(shí)統(tǒng)模塊處理單元設(shè)計(jì)中盡可能采用同步電路,，這是因?yàn)橥诫娐沸盘柕淖兓及l(fā)生在時(shí)鐘上升沿，只要毛刺
    不出現(xiàn)在時(shí)鐘的上升沿,，并且不滿足數(shù)據(jù)的建立和保持時(shí)間,，就不會對系統(tǒng)造成危害(由于毛刺很短，多為幾ns,，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間),。在本設(shè)計(jì)中，將有毛刺的外部輸入時(shí)統(tǒng)信號經(jīng)過兩次D觸發(fā)器觸發(fā),，利用其對毛刺不敏感的特性,，兩次經(jīng)過同步觸發(fā)，將毛刺消除,，亞穩(wěn)態(tài)產(chǎn)生的機(jī)率變得特別低,，不過信號將要延遲兩個(gè)時(shí)鐘周期，即40ns,，兩個(gè)時(shí)鐘周期相對于一般時(shí)統(tǒng)模塊μs級的精度要求來說是微不足道的,，因而該方法對同步時(shí)鐘精度可以認(rèn)為無影響。
1．3 自守時(shí)設(shè)計(jì)
    守時(shí)是指外部授時(shí)信號中斷或受阻時(shí),，模塊可以自行產(chǎn)生頻率相同且脈沖沿一致的信號維持系統(tǒng)時(shí)間信息,。在外部授時(shí)信號正常時(shí)，由其發(fā)起中斷取得系統(tǒng)時(shí)間信息,，無外部授時(shí)信號時(shí),，需由模塊自行產(chǎn)生的信號自動接替外部授時(shí)信號的工作，同時(shí)用來維持時(shí)統(tǒng)信號輸出,，保證全系統(tǒng)的時(shí)間不中斷,。對于外部時(shí)統(tǒng)輸入的時(shí)鐘,，為了定時(shí)精確，在FPGA處理單元設(shè)置5個(gè)狀態(tài),，包括空閑態(tài),、A1、A,、B1,、B等狀態(tài)，A和B分別為接收到的時(shí)統(tǒng)信號低和高,，A1,、B1分別為接收到的時(shí)統(tǒng)信號的第一個(gè)低和高。

    本板通過調(diào)線可以設(shè)置外部輸入有效電平(為高或?yàn)榈?,，假設(shè)有效電平設(shè)置為高，其外部時(shí)統(tǒng)輸入的同步狀態(tài)機(jī)如圖2所示,。本時(shí)統(tǒng)模塊在上電狀態(tài)初始化時(shí)便啟動全局計(jì)數(shù)器,，當(dāng)在A1狀態(tài)或在A狀態(tài)，以板載溫度補(bǔ)償晶振產(chǎn)生的精確的32MHz時(shí)鐘(誤差<1Hz／32MHz)對輸入時(shí)統(tǒng)進(jìn)行循環(huán)計(jì)數(shù)直到A1或A狀態(tài)改變,，計(jì)數(shù)值為Count,，在Count基礎(chǔ)上分別加上SET-Offset,，SET+Offset便可以設(shè)置下一個(gè)時(shí)統(tǒng)時(shí)鐘周期上升沿調(diào)變在允許誤差范圍內(nèi)的計(jì)數(shù)最小和最大允許值，其中SET為32MHz時(shí)鐘對一個(gè)完整時(shí)統(tǒng)周期的計(jì)數(shù)值,，Offset為門限誤差。以移動標(biāo)尺方式對下一次外時(shí)統(tǒng)輸入的沿調(diào)變設(shè)置了允許誤差范圍,。如果在此限定的計(jì)數(shù)范圍內(nèi)出現(xiàn)一次上升沿跳變,，說明此時(shí)有外時(shí)統(tǒng)輸入，該時(shí)統(tǒng)信號是有效的,，并依據(jù)此上升沿作為同步,，向外提供各種同步時(shí)統(tǒng)信號，同步誤差為一個(gè)計(jì)數(shù)周期,，即20ns,。假如在此限定的計(jì)數(shù)范圍內(nèi)沒有出現(xiàn)上升沿跳變，則產(chǎn)生一個(gè)錯誤標(biāo)志位,。說明沒有外時(shí)統(tǒng)信號輸入,，或者外部輸入時(shí)統(tǒng)信號無效，此時(shí)經(jīng)由板載溫補(bǔ)晶振產(chǎn)生的32MHz分頻后,，產(chǎn)生所需要的各種時(shí)統(tǒng)信號,，對外轉(zhuǎn)發(fā)，做到自守時(shí)功能,。一旦有有效的外部時(shí)統(tǒng)輸入,，便可進(jìn)入同步狀態(tài),。若沒有有效時(shí)統(tǒng)輸入，立即轉(zhuǎn)入自守時(shí)狀態(tài),。

2 高速電路EMC設(shè)計(jì)
    目前該時(shí)統(tǒng)模塊主要運(yùn)用于CPCI系統(tǒng),，基于PCIExpress接口的電路屬于高速電路，硬件設(shè)計(jì)中的關(guān)鍵要點(diǎn)是高速電路設(shè)計(jì),，進(jìn)行高速電路的PCB設(shè)計(jì),，首先要充分考慮電磁兼容(EMC)。因?yàn)閿?shù)字電路板形成的磁場天線和電場天線往往是整機(jī)設(shè)備最大的干擾源,，其EMC性能好壞直接影響到設(shè)備的功能運(yùn)行和認(rèn)證測試,。同時(shí)，設(shè)計(jì)初期考慮電路板的EMC問題,，可以降低成本,，提高產(chǎn)品合格率，縮短開發(fā)周期,，提高系統(tǒng)的抗干擾能力和可靠性,。
    數(shù)字電路板中因?yàn)榉植紖?shù)引起共電源阻抗耦合和共地阻抗耦合的共模輻射是最多的，而回流面積過大,、回流集中問題往往是起因,；同時(shí)注意密集的過孔、通孔,、過大的安全間距,、電地層的分割會破壞參考面的完整性，達(dá)不到EMC預(yù)想效果,。
    時(shí)統(tǒng)接收處理模塊數(shù)字電路板布局時(shí),，時(shí)鐘發(fā)生／緩沖分配器首先放置，并且要滿足其間隔距離要求,。時(shí)鐘信號先走線,，可以通過串接阻尼電阻或適當(dāng)?shù)膽]波，增大高速信號的上沿時(shí)間和下沿時(shí)間,，減小信號產(chǎn)生的電磁輻射強(qiáng)度和諧波數(shù)量,，或者采用隔離技術(shù)如光隔、變壓器隔離等,，同樣能過濾高頻噪聲,。在可能的情況下，高速的時(shí)鐘和信號線最好能跟地走,，以達(dá)到回流面積最小的效果,，也能解耦電容大小配備適當(dāng)，并盡量靠近器件的電地管腳附近,，不但能減小信號環(huán)流面積,，而且能減小電源層耦合噪聲的可能性,，從而減小共電源阻抗耦合的共模輻射；鋪銅要寬且不能留孤島,，銅皮上多打過孔并和地良好端接,；信號線不懸空并實(shí)現(xiàn)良好端接；器件無用管腳和地良好端接,，防止形成電場天線造成共模輻射,；另外，3W規(guī)則和20H規(guī)則的執(zhí)行,、器件的浪涌保護(hù)等也可以增強(qiáng)數(shù)字電路板的EMC,。

3 PCB仿真技術(shù)
    通過進(jìn)行PCB仿真，能啟發(fā)新的思想或產(chǎn)生新的策略,，還能暴露出原系統(tǒng)中隱藏著的一些問題,，以便及時(shí)解決。高速串行電路設(shè)計(jì)中一個(gè)重要的技術(shù)難點(diǎn)就是如何保證信號的完整性,，在進(jìn)行PCB設(shè)計(jì)過程中,，有針對性地對模塊進(jìn)行信號完整性分析，對提高系統(tǒng)的抗干擾能力,、可靠性有很大的幫助,。在本設(shè)計(jì)中采用的仿真工具是Mentor公司Hyperlynx GHz,，Hspice仿真模型由器件的生產(chǎn)廠家提供,。
    仿真的過程主要包括前仿真和后仿真，以下敘述兩種仿真的具體內(nèi)容,。
3．1 前仿真的實(shí)現(xiàn)
    前仿真是在進(jìn)行電路布線之前進(jìn)行的仿真,，也即是功能仿真。前仿真的主要目的有兩個(gè)：驗(yàn)證原理設(shè)計(jì)的正確性,，為電路布線提供設(shè)計(jì)參數(shù),。所以在這個(gè)仿真過程中只需要進(jìn)行一些基本參數(shù)的設(shè)置，通過調(diào)整參數(shù)對比仿真的結(jié)果,，在前仿真時(shí)不需要將PCB的全部信息導(dǎo)入,。

3．1．1 阻抗控制
    PCI Express規(guī)范對信號線的特征阻抗要求為：差分阻抗100 Ω，單端阻抗50 Ω,，特征阻抗的誤差范圍為±10％,。特征阻抗主要由線寬、線間距,、銅皮厚度,、介質(zhì)層厚度、介質(zhì)材料等因素決定,。特征阻抗的計(jì)算界面如圖3所示,，經(jīng)計(jì)算,，特征阻抗為94．5Ω，滿足要求,。

    在高頻電路中,，損耗是一個(gè)需要重點(diǎn)考慮的因素。在設(shè)計(jì)中需要采取控制線長,、選擇介質(zhì)等手段加以控制,。根據(jù)在模塊上可能出現(xiàn)的最壞情況設(shè)置參數(shù)：表層走線寬度0．1778mm，走線間距0．1524mm,，走線厚度0．1016mm,，走線長度為762mm的情況下得到結(jié)果如圖4所示，進(jìn)行仿真得到驅(qū)動端的眼圖符合要求,。
3．2 后仿真的實(shí)現(xiàn)
    后仿真主要是在PCB繪制完成后,，在前仿真的基礎(chǔ)上將PCB相關(guān)的數(shù)據(jù)導(dǎo)入后再進(jìn)行的仿真。在將PCB參數(shù)導(dǎo)入后進(jìn)行仿真,，結(jié)果如圖5所示,。信號幅度滿足要求，在接收器可以識別的范圍之內(nèi),。

    根據(jù)仿真的結(jié)果,，得到如下結(jié)論：
    (1)制板時(shí)，要求PCB廠家將差分阻抗控制在100 Ω,；
    (2)PCI Express總線要按照差分線方式走線,，差分對間距保持一致；
    (3)PCI Express總線差分對之間的間距保持在0．762mm以上(有空間盡量大),；并且和其它類型信號線的間距盡量保持在0．762mm以上(有空間盡量大),。
    (4)時(shí)鐘線一定要走成差分線，保持與其它信號線間距大于0．762mm,。

4 結(jié)束語
    本文詳細(xì)介紹了作戰(zhàn)系統(tǒng)時(shí)間統(tǒng)一同步的可靠性設(shè)計(jì),，從EMC設(shè)計(jì)、高速電路PCB設(shè)計(jì),、FPGA邏輯編程設(shè)計(jì)等幾個(gè)方面介紹了時(shí)統(tǒng)接收處理模塊的抗干擾設(shè)計(jì)及其實(shí)現(xiàn)方法,，并用仿真技術(shù)進(jìn)行仿真，從而將時(shí)統(tǒng)系統(tǒng)可能受到的干擾減到最低,，提高了整個(gè)作戰(zhàn)系統(tǒng)的可靠性,。文中的時(shí)統(tǒng)模塊已經(jīng)應(yīng)用于實(shí)際的作戰(zhàn)系統(tǒng)中，效果良好,。