可編程邏輯器-AET-電子技術(shù)應(yīng)用

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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于FPGA的GPS接收機(jī)基帶處理硬件在環(huán)系統(tǒng)

針對(duì)GPS跟蹤環(huán)路參數(shù)調(diào)試繁瑣復(fù)雜、FPGA反復(fù)編譯耗時(shí)多的問題，設(shè)計(jì)了一種基于FPGA的GPS接收機(jī)基帶處理硬件在環(huán)系統(tǒng)。該系統(tǒng)以FPGA設(shè)計(jì)的GPS基帶處理為核心，完成衛(wèi)星信號(hào)的采集和基帶信號(hào)處理，并將處理結(jié)果通過以太網(wǎng)實(shí)時(shí)傳送到Simulink設(shè)計(jì)的跟蹤環(huán)路進(jìn)行處理，在處理完成后反饋到FPGA的基帶處理單元，完成衛(wèi)星信號(hào)的捕獲和跟蹤。經(jīng)測(cè)試，該系統(tǒng)實(shí)現(xiàn)了衛(wèi)星信號(hào)的捕獲和跟蹤，驗(yàn)證了該平臺(tái)的有效性和準(zhǔn)確性，提高了GPS跟蹤環(huán)路的設(shè)計(jì)、調(diào)試、驗(yàn)證、實(shí)現(xiàn)的效率,對(duì)快速開發(fā)衛(wèi)星導(dǎo)航芯片和系統(tǒng)具有積極作用。

發(fā)表于：9/22/2016

FPGA學(xué)習(xí)中的好書推薦

回想起自己學(xué)FPGA，已經(jīng)有一段時(shí)間了，從開始的茫然，到后來的瘋狂看書，設(shè)計(jì)開發(fā)板，調(diào)電路，練習(xí)各種FPGA實(shí)例，到最后能獨(dú)立完成項(xiàng)目，一路走來，感受頗多，拿出來和大家分享，順便介紹下自己的一點(diǎn)經(jīng)驗(yàn)所得，希望對(duì)初學(xué)者有所幫助。

發(fā)表于：9/14/2016

基于5G無線通信的稀疏碼多址接入系統(tǒng)的FPGA實(shí)現(xiàn)

在理解無線通信多址接入的基礎(chǔ)之上，提出了一種低復(fù)雜度的基于5G無線通信的稀疏碼多址接入系統(tǒng)的FPGA實(shí)現(xiàn)方案，利用可綜合的Verilog語言在QuartusII及ModelSim平臺(tái)下完成了電路的設(shè)計(jì)綜合仿真及FPGA驗(yàn)證，結(jié)果證明該設(shè)計(jì)實(shí)現(xiàn)功能完備，可以實(shí)際應(yīng)用。

發(fā)表于：9/8/2016

Xilinx收購(gòu)Auviz FPGA與GPU要開戰(zhàn)了

Auviz Systems專注于數(shù)據(jù)中心和嵌入式系統(tǒng)的加速應(yīng)用，在卷積神經(jīng)網(wǎng)絡(luò)方向有著一定的技術(shù)積累。其技術(shù)專長(zhǎng)是FPGA實(shí)現(xiàn)、機(jī)器學(xué)習(xí)、視覺算法等，為行業(yè)提供基于FPGA的中間件IP，以減少應(yīng)用程序的功耗。

發(fā)表于：9/8/2016

千萬門級(jí)模塊魚骨型時(shí)鐘網(wǎng)絡(luò)的實(shí)現(xiàn)

在芯片規(guī)模越來越大的背景下，針對(duì)千萬門級(jí)以上規(guī)模芯片模塊，提出一種基于單魚骨型時(shí)鐘網(wǎng)絡(luò)的改進(jìn)型時(shí)鐘結(jié)構(gòu)，并給出在后端設(shè)計(jì)過程中基于EDA工具的具體實(shí)現(xiàn)方法。

發(fā)表于：9/5/2016

高人詳解FPGA學(xué)習(xí)的四大要點(diǎn)！

FPGA為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因?yàn)樗麄冇X得這是無關(guān)緊要的。他們潛意識(shí)的認(rèn)為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。一條條的讀，一條條的分析。如果這些菜鳥們始終拒絕去了解為什么FPGA是可以編程的，不去了解FPGA的內(nèi)部結(jié)構(gòu)，要想學(xué)會(huì)FPGA恐怕是天方夜譚。

發(fā)表于：9/2/2016

GPT在異構(gòu)系統(tǒng)架構(gòu)（HSA）全球峰會(huì)上發(fā)布其最新進(jìn)展

中國(guó)北京，2016年8月21日 - 華夏芯公司的美國(guó)分部——通用處理器技術(shù)有限公司（GPT）是全球領(lǐng)先的異構(gòu)系統(tǒng)處理器IP授權(quán)商。GPT今日宣布，其IP核已經(jīng)在硅片上成功實(shí)現(xiàn)，并已通過HSA（異構(gòu)系統(tǒng)架構(gòu)）一致性測(cè)試。公司還宣布了新的機(jī)器學(xué)習(xí)和深層神經(jīng)網(wǎng)絡(luò)的開源項(xiàng)目，旨在進(jìn)一步推動(dòng)HSA技術(shù)的發(fā)展。

發(fā)表于：8/30/2016

HSA峰會(huì)召開在即，報(bào)名參會(huì)人員遠(yuǎn)超預(yù)期

2016年全球異構(gòu)計(jì)算HSA峰會(huì)將于8月22日在北京拉開帷幕，本次峰會(huì)為期兩天，由全球異構(gòu)系統(tǒng)架構(gòu)（HSA）聯(lián)盟和中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)（CSIA）共同主辦，并得到了網(wǎng)信辦、工信部和北京經(jīng)濟(jì)技術(shù)開發(fā)區(qū)的大力支持。本次峰會(huì)受到了中國(guó)半導(dǎo)體業(yè)界的高度關(guān)注，目前報(bào)名申請(qǐng)參會(huì)人數(shù)已經(jīng)遠(yuǎn)超出之前的預(yù)期。

發(fā)表于：8/22/2016

FPGA設(shè)計(jì)寶典之提高算法速度的六大絕招

面積和速度這兩個(gè)指標(biāo)貫穿著FPGA設(shè)計(jì)的始終,是設(shè)計(jì)質(zhì)量評(píng)價(jià)的終極標(biāo)準(zhǔn)。“面積”：指一個(gè)設(shè)計(jì)所消耗的FPGA的邏輯資源數(shù)量。FPGA中的邏輯資源,也就是觸發(fā)器( FF)和查找表(LUT) 。“速度”：是指設(shè)計(jì)結(jié)果在芯片上穩(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率,這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況決定。與設(shè)計(jì)滿足的時(shí)鐘周期、PAD to PAD Time、建立時(shí)間、保持時(shí)間和時(shí)鐘到輸出延時(shí)等眾多時(shí)序特征向量密切相關(guān)。

發(fā)表于：8/19/2016

基于FPGA的多節(jié)點(diǎn)1553B總線協(xié)議處理器的實(shí)現(xiàn)

研究設(shè)計(jì)了一種多節(jié)點(diǎn)的1553B總線協(xié)議處理器，可以模擬整套1553B總線系統(tǒng)，既可以作為測(cè)試設(shè)備，也可作為總線上的多個(gè)節(jié)點(diǎn)在實(shí)際應(yīng)用中使用。針對(duì)總線協(xié)議處理器邏輯與存儲(chǔ)資源占用高、難以單片實(shí)現(xiàn)的問題，提出了多核MIMD架構(gòu)的實(shí)現(xiàn)思路，有效地降低了邏輯資源的使用量，使其可以在單片F(xiàn)PGA上實(shí)現(xiàn)。基于軟硬件融合的理念，通過自定義專用指令集增加指令并行度來提高指令執(zhí)行的效率，增強(qiáng)了系統(tǒng)的實(shí)時(shí)性，使其可以在低頻時(shí)鐘下運(yùn)行，從而降低了系統(tǒng)的功耗。

發(fā)表于：8/19/2016