可編程邏輯器-AET-電子技術應用

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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領域向實現(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。

IDT 公司通過新增額外的支持PCIe 時鐘輸出的器件擴展VersaClock 5 產(chǎn)品系列

美國加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴展其 VersaClock 5 系列可編程時鐘發(fā)生器，新推出的器件可簡化設計中 PCIe 時鐘的產(chǎn)生，同時提供VersaClock 產(chǎn)品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出，通過為PCIe 設計提供一個集成式的時鐘產(chǎn)生和分配方案能夠減少電路板空間，并降低物料成本（BOM ）。

發(fā)表于：7/14/2015

基于改進DDS算法的任意信號發(fā)生器設計

針對傳統(tǒng)直接數(shù)字頻率合成（DDS）算法存在的幅度量化誤差、相位截斷誤差問題，提出了一種混合利用信號對稱性+Sunderland構造對數(shù)據(jù)ROM進行壓縮的方法，用來增大數(shù)據(jù)ROM的存儲量，同時采用改進型相位抖動注入法抑制相位截斷誤差。硬件電路部分設計了幅頻校正電路，對信號進行校正，保證了信號幅度的穩(wěn)定輸出。測試結果表明，信號發(fā)生器可以輸出高速、穩(wěn)定、低衰減、低雜散的任意波形，輸出信號頻率范圍為1 MHz~30 MHz，幅度峰峰值為40 mV~6.7 V。

發(fā)表于：7/14/2015

Diodes 0.2A功率開關可承受熱插拔USB負載

新功率開關系列提供0.4A電流限制以及從2.7V到5.5V的供電電壓范圍，并具有最高達0.2A的連續(xù)負載電流額定值。其它保護功能包括0.4ms升降控制時間，可支持電腦計算、通信和消費性電子設備與外圍設備之間的熱插拔連接。此外，欠壓閉鎖和反向電流阻斷功能有效保護輸入電源，熱保護功能則防止集成電路在重載或短路故障的情況下受損。

發(fā)表于：7/13/2015

用于壓縮感知的DMD控制系統(tǒng)設計

基于數(shù)字光處理(DLP)的數(shù)字微鏡器件(DMD)灰度控制主要針對視頻應用，故幀頻較低，只有約60～120 Hz，而用DMD實現(xiàn)的伯努利矩陣作為壓縮感知測量矩陣，是0-1二值矩陣，不需要灰度控制，且?guī)l要求通常在數(shù)千幀每秒。研制了基于Xilinx公司Virtex-5 FPGA的DMD控制系統(tǒng)來實現(xiàn)伯努利矩陣，系統(tǒng)由隨機數(shù)發(fā)生器(RNG)、DDR2 SDRAM控制器、DMD控制器等模塊組成。隨機數(shù)發(fā)生器產(chǎn)生的隨機數(shù)存儲在DDR2 SDRAM中，實現(xiàn)與DMD的高速數(shù)據(jù)傳輸。經(jīng)驗證，該系統(tǒng)可實現(xiàn)二值高速顯示，幀頻可達到2 kHz。

發(fā)表于：7/13/2015

基于PCIe總線的衛(wèi)星導航信號傳輸系統(tǒng)設計

為了滿足高精度軟件接收機對衛(wèi)星導航中頻信號傳輸系統(tǒng)的新要求，設計了一種基于PCIe總線的傳輸系統(tǒng)。該系統(tǒng)以Virtex-5 FPGA為核心控制器件，以DMA方式通過4通道PCIe接口傳輸導航衛(wèi)星數(shù)據(jù)。詳細介紹傳輸系統(tǒng)AD模塊、DMA控制模塊、中斷模塊等核心模塊的FPGA實現(xiàn)方法。經(jīng)過測試與驗證，系統(tǒng)讀寫速率分別達到了800 MB/s和650 MB/s,可以滿足不同層次導航軟件接收機對原始導航數(shù)據(jù)的需求。

發(fā)表于：7/9/2015

載荷側擺條件下衛(wèi)星點波束覆蓋區(qū)域算法研究

針對衛(wèi)星斜視時地面覆蓋區(qū)域確定問題，提出了一種利用衛(wèi)星波束側擺角、偏移正東方向旋轉角度和星下點確定衛(wèi)星波束中心的算法。通過衛(wèi)星的側視角度確定圓錐面，利用站心坐標系中波束的旋轉角確定唯一的圓錐母線作為波束中心線，進而得到衛(wèi)星波束中心與地球的交點，從而確定衛(wèi)星的覆蓋區(qū)域。

發(fā)表于：7/8/2015

基于FPGA的AXI4總線時序設計與實現(xiàn)

針對AXI4總線設備之間的高速數(shù)據(jù)傳輸需求，根據(jù)AXI4總線協(xié)議，設計實現(xiàn)了一種基于FPGA的AXI4總線讀寫時序控制方法。以FPGA為核心，采用VHDL語言，完成了滿足AXI4總線協(xié)議的讀猝發(fā)方式數(shù)據(jù)傳輸和寫猝發(fā)方式數(shù)據(jù)傳輸時序控制模塊的設計。利用FPGA內(nèi)部嵌入式系統(tǒng)提供的高性能數(shù)據(jù)傳輸接口完成AXI4時序控制模塊的功能驗證。實際應用表明，依據(jù)提出的設計方法實現(xiàn)的讀寫時序控制模塊能夠滿足AXI4總線協(xié)議規(guī)定的時序關系，實現(xiàn)數(shù)據(jù)的高速正確傳輸，總線數(shù)據(jù)傳輸速率能夠達到1.09 GB/s。

發(fā)表于：7/8/2015

預取技術分析

內(nèi)存時延是制約現(xiàn)代處理器性能的主要因素之一。預取技術通過提前從內(nèi)存讀取將來可能使用的數(shù)據(jù)降低內(nèi)存時延對處理器執(zhí)行的影響，是一種被廣泛應用的提升處理器性能的技術。探討了當前主流硬件平臺的預取技術，分析了現(xiàn)有預取技術的不足并展望了預取技術的發(fā)展趨勢。

發(fā)表于：7/7/2015

人工智能"睜眼"看到的世界是什么樣的？

據(jù)國外媒體報道，在電腦的“眼”中，我們司空見慣的世界竟然變成了噩夢般的場景。通過上傳圖片，谷歌研發(fā)的人工神經(jīng)網(wǎng)絡ANNs把一些全球聞名的照片或畫作變成了或荒誕不經(jīng)或晦澀抽象的超現(xiàn)實畫面。請點開以上圖集體驗一下人工智能眼中的世界吧。

發(fā)表于：7/7/2015

賽靈思：ARM崛起和后Altera時代如何“生存”？

英特爾和Altera傳出收購消息以后，分分合合好幾次。導致我買的股票上漲了5美元，我獎勵自己吃了一頓麥當勞，但是這些消息對于被收購前的Altera可能更有價值。

發(fā)表于：7/3/2015