1 引 言

DAC5687是美國(guó)TI公司出品的一款雙通道,、16bit高速數(shù)模轉(zhuǎn)換芯片。片內(nèi)資源豐富,， 具有內(nèi)插,、調(diào)制等多種功能。FPGA" title="FPGA">FPGA 因其屬于大規(guī)模在系統(tǒng)可編程專(zhuān)用集成電路而且具有高密度,、高速度,、高可靠性等特點(diǎn)， 因此FPGA 應(yīng)用于高速多通道雷達(dá)信號(hào)模擬器" title="模擬器">模擬器可大大提高系統(tǒng)設(shè)計(jì)的靈活性和系統(tǒng)的擴(kuò)展性,。

本文設(shè)計(jì)的高速多通道信號(hào)模擬器系統(tǒng)可廣泛應(yīng)用于通信,、雷達(dá)信號(hào)的模擬產(chǎn)生， 為雷達(dá)設(shè)備,， 特別是接收機(jī)設(shè)備檢修提供參考信號(hào),， 分離設(shè)備故障問(wèn)題， 簡(jiǎn)化設(shè)備檢修過(guò)程,。另外， 此高速多通道信號(hào)模擬器系統(tǒng)基于CPC I總線,， 具用很好的工程穩(wěn)定性和通用性,。

2 系統(tǒng)概述

2. 1 系統(tǒng)組成

高速多通道信號(hào)模擬器采用通用CPC I底板與功能背板相結(jié)合的設(shè)計(jì)思路， 其組成如圖1所示,。

高速多通道信號(hào)模擬器

圖1 高速多通道信號(hào)模擬器

采用上圖所示設(shè)計(jì)方法,， 系統(tǒng)可擴(kuò)展性強(qiáng),， 不同應(yīng)用場(chǎng)合只需更換不同的功能背板即可。

2. 2 系統(tǒng)功能

對(duì)本文所設(shè)計(jì)的高速多通道雷達(dá)信號(hào)模擬器,，由FPGA 控制時(shí)鐘管理模塊,， 為四路DAC5687背板提供相參工作時(shí)鐘。同時(shí),， 利用X ilinx FPGA 提供的DDS核( IP core)產(chǎn)生信號(hào)的樣點(diǎn)數(shù)據(jù),， 通過(guò)高速接插件將信號(hào)樣點(diǎn)數(shù)據(jù)傳輸?shù)紻AC5687背板， 在背板上實(shí)現(xiàn)數(shù)模轉(zhuǎn)換和信號(hào)輸出功能,。

3 DAC5687功能背板電路設(shè)計(jì)

根據(jù)DAC5687的工作手冊(cè),， 結(jié)合圖1中的功能設(shè)計(jì)， 由FPGA 產(chǎn)生的A,、B 兩路信號(hào)數(shù)據(jù)分別通過(guò)兩路16bit數(shù)據(jù)總線傳輸?shù)紻AC5687,， LVPECL時(shí)鐘信號(hào)可以選擇與CLK1 /CLK1C 或者CLK2 /CLK2C相連接， 具體由DAC5687的時(shí)鐘工作模式?jīng)Q定,。當(dāng)DAC5687工作在內(nèi)部時(shí)鐘模式下,， 與CLK1 /CLK1C連接; 工作在外部時(shí)鐘模式下， 與CLK2 /CLK2C 連接,。另外,， NB4N855S是一款電平轉(zhuǎn)換芯片 ， 能將任何電平的信號(hào)轉(zhuǎn)換成為L(zhǎng)VDS信號(hào),， 本設(shè)計(jì)中利用這款芯片將DAC5687內(nèi)部鎖相環(huán)PLL 產(chǎn)生的時(shí)鐘單端信號(hào)轉(zhuǎn)換成為L(zhǎng)VDS 信號(hào),， 通過(guò)高速接插件傳回通用底板， 作為外部時(shí)鐘工作模式下的數(shù)據(jù)產(chǎn)生同步時(shí)鐘,。

4 單端高速數(shù)據(jù)傳輸線的布線及匹配問(wèn)題

4. 1 單端高速數(shù)據(jù)線的阻抗計(jì)算模型

因?yàn)镈AC5687芯片的兩路16bit數(shù)據(jù)總線接口都是單端的,， 即每bit都只對(duì)應(yīng)一根單端傳輸信號(hào)線， 并非是通常高速數(shù)據(jù)傳輸所使用的LVDS,、LVPECL等差分傳輸信號(hào)線,， 所以在印制電路板( PCB" title="PCB">PCB )設(shè)計(jì)時(shí)， 就必須考慮高速數(shù)據(jù)傳輸情況下的單端數(shù)據(jù)線布線及終端匹配問(wèn)題,。本設(shè)計(jì)采用微帶線阻抗計(jì)算模型和表層走線規(guī)則,， 以FR4印制板為例進(jìn)行分析。表層走線應(yīng)采用微帶線模型,， 如圖2所示,。

微帶線阻抗計(jì)算模型

圖2 微帶線阻抗計(jì)算模型。

當(dāng)1. 0< 2. 0,， 1< εr < 15時(shí),， 采用如下公式計(jì)算:< P>

阻抗( Ω) :




傳輸延時(shí)(p s /in ):



其中， h 是對(duì)地高度， w 是走線寬度,， t是走線厚度,， 單位都是in，  r 是基板相對(duì)介電常數(shù),。

例如,， 當(dāng)設(shè)計(jì)單根傳輸線阻抗為50Ω， 印制板為FR4,， 其介電常數(shù)εr = 4. 3,， 假設(shè)對(duì)地高度h =0. 0046in， 走線厚度t= 0. 00137 in (相當(dāng)于銅層總量1oz ),。由( 1)可以計(jì)算得到印制電路板走線寬度為0. 008in,， 即8m il。

4. 2 DAC5687高速數(shù)據(jù)線的終端匹配

因?yàn)镈AC5687的最高轉(zhuǎn)換速率是500MSPS,， 采用奇偶工作模式,， 其最高數(shù)據(jù)輸入的速率為250MSPS， 所以在印制電路板設(shè)計(jì)上應(yīng)將單端高速數(shù)據(jù)線末端上升時(shí)間控制在< 2ns的范圍內(nèi),。計(jì)算模型 如圖3所示,。

圖3

左邊部分， 即驅(qū)動(dòng)部分,， 由驅(qū)動(dòng)門(mén)電路,、傳輸線和端接電阻組成。對(duì)于印制板走線,， 當(dāng)連線長(zhǎng)度小于上升沿有效長(zhǎng)度的1 /6時(shí),， 該電路表現(xiàn)為集總系統(tǒng)特征。以FR4板材為例,， 由( 2)可計(jì)算得到表層走線的上升沿有效長(zhǎng)度約為14. 286in,。所以， 只要表層走線長(zhǎng)度小于2. 38 in 即可采用集總系統(tǒng)模型進(jìn)行電路布線,。但當(dāng)印制電路板走線的長(zhǎng)度大于上升沿的長(zhǎng)度的1 /6時(shí),， 集總系統(tǒng)模型失效， 應(yīng)采用分布系統(tǒng)模型討論,。根據(jù)傳輸線理論,， 傳輸線模型的完全響應(yīng)為：



其中，H x (w )是傳輸線(即單端高速數(shù)據(jù)線)的傳播因數(shù),， 當(dāng)信號(hào)頻率小于1GH z時(shí),， 忽略傳輸線電導(dǎo)的影響：



其中X 是傳輸線長(zhǎng)度( in)， R 是傳輸線的串連電阻( Ω / in),， L 是傳輸線的串連電感(H / in),， C 是傳輸線的并聯(lián)電容( F / in)。

A (w )是輸入接收函數(shù)， 由源端阻抗(即驅(qū)動(dòng)門(mén)電路的內(nèi)阻)Zs (w )和傳輸線阻抗Z0 (w )共同決定：


R2 (w )是末端反射函數(shù),， R1 (w )是源端反射函數(shù)， 分別由( 6) ,， ( 7)表示：


其中ZL (w ) = R1 jwC 根據(jù)電路實(shí)際參數(shù),， 使用Ma thCAD進(jìn)行脈沖上升時(shí)間的仿真， 其中源端阻抗(即驅(qū)動(dòng)門(mén)電路的內(nèi)阻) Zs = 30Ω ,， Z0 = 50Ω??,， C =5pF， 印制板傳輸線長(zhǎng)度X = 4in,， 傳輸線并聯(lián)電容約為CT = X·C = 12pF,， 傳輸線串聯(lián)電感約為L(zhǎng)T =X·L = 32nH， RT =X·R≈0. 02Ω結(jié)果如圖4所示,。

圖4

圖4中實(shí)線表示驅(qū)動(dòng)門(mén)電路的輸出脈沖上升沿波形,， 虛線表示DAC5687末端接收波形。由于末端電容負(fù)載C 的影響,， 振鈴明顯減少,， 上升時(shí)間增加，末端上升時(shí)間仿真結(jié)果約為1. 3ns,， 實(shí)測(cè)結(jié)果約為1. 5ns,， 兩者基本相符。

由以上分析可得到結(jié)論,， 單端高速數(shù)據(jù)總線的走線應(yīng)盡可能的短,， 并在終端端接匹配負(fù)載電阻， 以達(dá)到傳輸線匹配,、提高數(shù)據(jù)傳輸速率的目的,。

5 FPGA 設(shè)計(jì)

依托通用底板， 針對(duì)DAC5687 功能背板進(jìn)行FPGA 設(shè)計(jì),。其主要功能一是使FPGA 通過(guò)DAC5687 的串行編程接口( SPI) 對(duì)DAC5687 的內(nèi)部寄存器進(jìn)行設(shè)置; 二是實(shí)現(xiàn)內(nèi)部DDS 數(shù)據(jù)源與DAC5687的嚴(yán)格同步,。采用VHDL或V erilog 語(yǔ)言編寫(xiě)程序， 可以簡(jiǎn)便實(shí)現(xiàn)上述功能,。DDS 與DAC5687的接口原理如圖5所示,。

FPGA與DAC5687的數(shù)據(jù)及時(shí)鐘接口框圖

圖5 FPGA與DAC5687的數(shù)據(jù)及時(shí)鐘接口框圖。

如圖所示,， 時(shí)鐘管理模塊將分別給FPGA 和DAC5687提供差分工作時(shí)鐘,。DAC5687利用內(nèi)部鎖相環(huán)PLL產(chǎn)生數(shù)據(jù)同步時(shí)鐘， 經(jīng)由NB4N855S變換成LVDS差分時(shí)鐘信號(hào)傳入FPGA 內(nèi)部DDS數(shù)據(jù)源,， 作為數(shù)據(jù)源工作時(shí)鐘,， 以保證信號(hào)樣點(diǎn)數(shù)據(jù)和DAC轉(zhuǎn)換工作時(shí)鐘同步。DDS數(shù)據(jù)源將產(chǎn)生的A、B兩路信號(hào)樣點(diǎn)數(shù)據(jù)通過(guò)印制板上的單端高速數(shù)據(jù)總線傳輸?shù)紻AC5687,， 最終完成數(shù)模轉(zhuǎn)換,。

6 結(jié)束語(yǔ)

討論了在CPC I通用底板上設(shè)計(jì)DAC5687數(shù)模轉(zhuǎn)換背板的設(shè)計(jì)方法， 解決了單端高速數(shù)據(jù)傳輸線的布線和終端匹配問(wèn)題,， 為高速多通道信號(hào)模擬器提供了一種解決方案,。