O 引言
    加法運(yùn)算是算術(shù)運(yùn)算中最基本的運(yùn)算。減法,、乘法、除法及地址計(jì)算這些基于加法的運(yùn)算已廣泛地應(yīng)用于超大規(guī)模集成電路(VLSI)中,。全加器是組成二進(jìn)制加法器的基本組成單元,，所以提高全加器的性能是提高運(yùn)算器性能的最重要途徑之一。
    對(duì)于全加器結(jié)構(gòu)的研究,，國(guó)內(nèi)外有許多相關(guān)報(bào)道,，大多數(shù)研究致力于提高全加器的速度和降低其功耗,。設(shè)計(jì)全加器的方法有很多種，最簡(jiǎn)單的方法是用組合門實(shí)現(xiàn)所需的邏輯函數(shù),，另外一種常用的方法是采用傳輸門實(shí)現(xiàn),。由于傳輸門具有很強(qiáng)的邏輯功能，且輸入電容小,，因而用傳輸門實(shí)現(xiàn)的全加器速度快,，且結(jié)構(gòu)簡(jiǎn)單。采用傳輸門實(shí)現(xiàn)的全加器比組合門實(shí)現(xiàn)的全加器電路要簡(jiǎn)單,。但這種電路以CMOS傳輸門為基本單元,，而不是在管子級(jí)進(jìn)行設(shè)計(jì)，因而,，這種全加器電路存在冗余,，需進(jìn)一步簡(jiǎn)化。
    結(jié)合上面的討論,，提出一種結(jié)構(gòu)更加簡(jiǎn)單,，性能更好的加法器單元電路，它僅由輸入電容和CMOS反向器組成,，而且通過(guò)電路簡(jiǎn)化設(shè)計(jì),，克服了功耗問(wèn)題。
    本文首先提出多數(shù)決定邏輯門的概念和電路設(shè)計(jì),，然后提出了一種基于多數(shù)決定邏輯門的全加器電路設(shè)計(jì),。該全加器三個(gè)主要特征是較少的管子、工作于極低電源電壓以及短路電流的消除,。模擬結(jié)果表明,，這種新的結(jié)構(gòu)能夠很好地完成全加器的邏輯功能。

1 多數(shù)決定邏輯非
1．1 多數(shù)決定邏輯非的提出
    多數(shù)決定邏輯(Majority Logic)定義為：若邏輯1的個(gè)數(shù)大于邏輯0的個(gè)數(shù),，則輸出為邏輯1,；若邏輯O的個(gè)數(shù)大于邏輯1的個(gè)數(shù)，則輸出為邏輯O,。表1中CO即為A,，B，CI的多數(shù)決定邏輯,，邏輯式表示為CO=M(A,，B，CI),。多數(shù)決定邏輯非(Majority-not Logic)則為多數(shù)決定邏輯非函數(shù),，表1中即為A，B,，CI的多數(shù)決定邏輯非函數(shù),，邏輯式表示為F=F(A,，B，CI),。

1．2 多數(shù)決定邏輯非門的電路設(shè)計(jì)
    圖1即為三輸入端的多數(shù)決定邏輯非門電路,。其中，C1=C2=C3,，它由輸入電容和一個(gè)靜態(tài)CMOS反向器構(gòu)成,。只需增加輸入電容的個(gè)數(shù)，即可增加輸入端的個(gè)數(shù),。電容網(wǎng)絡(luò)的作用是分離電壓,。當(dāng)輸入端中O的個(gè)數(shù)多于l的個(gè)數(shù)，電容網(wǎng)絡(luò)的輸出為0,，經(jīng)反向器之后輸出為高電平1(VDD),；當(dāng)輸入端中1的個(gè)數(shù)多于0的個(gè)數(shù)，電容網(wǎng)絡(luò)的輸出為1,，經(jīng)反相器之后輸出為低電平O(0 V),。輸入電容的電容值大約為O．05 fF，它對(duì)電路沒有影響,。

    輸入電容可選擇用金屬氧化物半導(dǎo)體(MOS)電容,。與其他電容相比，MOS電容具有占用芯片面積小,，電容值大,，更容易匹配等優(yōu)點(diǎn)。一個(gè)MOS電容所占用芯片的面積與一個(gè)普通晶體管相當(dāng),。通常,，對(duì)于相同的面積，PMOS電容值大于NMOS電容值,。所以可選用PMOS電容來(lái)實(shí)現(xiàn)多數(shù)決定邏輯非門的輸入電容,。
    普通CMOS門電路的功耗主要由動(dòng)態(tài)功耗Pswich、短路功耗Pshort,、靜態(tài)漏電流功耗Pleak三部分組成,，見式(1)。如果滿足式(2),，則兩個(gè)管子不能同時(shí)導(dǎo)通,，除去Pshort，功耗將顯著減小,。
   
式中：fcp表示系統(tǒng)時(shí)鐘脈沖,；Vim為節(jié)點(diǎn)i的電壓變化范圍(理想情況下為VDD)；CiL為節(jié)點(diǎn)i的等效負(fù)載電容,；ai為節(jié)點(diǎn)i的活動(dòng)因子,；Iisc和IL分別為短路電流和漏電流；P為總功耗,。
   
式中：VthP和VthN分別是PMOS管和CMOS管的開啟電壓,。開啟電壓指的是絕緣柵場(chǎng)效應(yīng)管(MOSFET)溝道形成時(shí)的電壓。
    圖1中因?yàn)殡娐穬H用了兩個(gè)管子,，所以電源電壓可減小,，相對(duì)于電源電壓，Pswich將以二次方的速度衰減,。只需滿足式(2),，除去Pshort。所以其功耗大大小于傳統(tǒng)的CMOS門電路,。
    雖然減小電源電壓可以減小功耗,，但是會(huì)影響電路的輸出波形。式(3),、式(4)給出電源電壓的減小和開啟電壓的增大對(duì)管子高低電平轉(zhuǎn)換延遲時(shí)間的影響,。
   

2 全加器的設(shè)計(jì)
2．1 全加器的邏輯設(shè)計(jì)
    根據(jù)全加器的定義，其真值表如表1所示,。其中,，A和B為加數(shù)和被加數(shù)，CI為來(lái)自低位的進(jìn)位,；S為和輸出,，CO為進(jìn)位輸出。根據(jù)前面的分析,，全加器的進(jìn)位輸出CO可表示為輸入A,，B，CI的多數(shù)決定邏輯,，而和輸出S則為A,，B，CI,，,五變量的多數(shù)決定邏輯,，或表示為，CO1,，CO2(其中CO=CO1,，=CO2)的多數(shù)決定邏輯非?？捎眠壿嬍奖硎境鰜?lái)：
   
2．2 全加器的電路設(shè)計(jì)
    根據(jù)邏輯式(5),、式(6)，設(shè)計(jì)電路如圖2所示,。該設(shè)計(jì)中,，僅用了兩個(gè)多數(shù)決定邏輯非門,。只需6個(gè)MOSFET即可實(shí)現(xiàn)優(yōu)化的CMOS全加器，用PSpice進(jìn)行了晶體管級(jí)模擬,。結(jié)果顯示,，這種新的全加器能正確完成加法器的邏輯功能。圖2中,，C1=C2=C3=0．05 fF,，2C4=C5=C6=C7=2．88 fF。

3 結(jié)語(yǔ)
    提出一種低功耗的僅用輸入電容和CMOS反向器實(shí)現(xiàn)的一位全加器電路設(shè)計(jì),。該電路僅用了6個(gè)管子,，從而達(dá)到降低功耗的目的。較少的管子,、工作于極低電源電壓以及短路電流的消除是該全加器3個(gè)主要特征,。