在下周的年度 VLSI 研討會上，英特爾將發(fā)表三篇備受期待的論文,，介紹他們即將推出的 PowerVia 芯片制造技術(shù)的進(jìn)展——該公司正在開發(fā)的背面供電網(wǎng)絡(luò)實(shí)施,。連同英特爾用于全環(huán)柵晶體管的 RibbonFET 技術(shù)，PowerVia 和 RibbonFET 將作為英特爾對硅光刻行業(yè)其余部分的one-two punch,，將兩項(xiàng)主要芯片技術(shù)結(jié)合在一起,，英特爾認(rèn)為這將使它們重新進(jìn)入晶圓廠的領(lǐng)導(dǎo)地位。結(jié)合起來,，這兩種技術(shù)將成為英特爾“?！睍r代晶圓廠節(jié)點(diǎn)的支柱，明年將進(jìn)入大批量生產(chǎn),。

　　談到英特爾的芯片制造技術(shù),，英特爾研發(fā)團(tuán)隊(duì)的利害關(guān)系不能比現(xiàn)在高。晶圓廠的長期領(lǐng)導(dǎo)者會犯錯,，而且是反復(fù)犯錯,，現(xiàn)在，他們正在進(jìn)行多年的努力來糾正方向,，不僅是為了奪回他們失去的領(lǐng)導(dǎo)地位,，而且是為了闖入大舉承包芯片制造業(yè)務(wù)。

　　因此,，雖然 VLSI 研究論文通常不會引起外界的大量關(guān)注,，但今年尤其例外。隨著 RibbonFET 和 PowerVia 將于明年投產(chǎn),，英特爾即將完成第一代技術(shù)的研發(fā)工作,。英特爾現(xiàn)在可以向 VLSI 行業(yè)的同行展示他們關(guān)于生產(chǎn)復(fù)雜邏輯測試芯片的第一個發(fā)現(xiàn)。對于英特爾的投資者和其他外部人士,，英特爾可以首次展示他們重回正軌的努力很可能取得成功的真實(shí)證據(jù),，從而為英特爾提供了超越公司急需的競爭優(yōu)勢的機(jī)會。

　　為此,，在下周的研討會上,，英特爾將披露大量有關(guān)他們實(shí)施背面供電網(wǎng)絡(luò)技術(shù)（他們稱之為 PowerVia）的信息。這些論文的核心是 Blue Sky Creek,，這是一種英特爾“product-like”邏輯測試芯片，可在支持 EUV 的Intel 4 工藝技術(shù)上實(shí)現(xiàn)背面功率傳輸,。借助 Blue Sky Creek,，英特爾打算證明他們不僅讓 PowerVia 與 CPU 一起按時在明年進(jìn)行大批量生產(chǎn)，而且背面供電的性能和制造優(yōu)勢也正是英特爾所承諾的一切,?？梢赃@么說,，英特爾正在準(zhǔn)備今年的 VLSI 會議，這對公司來說是一個非常重要的時刻,。

　　背景資料：背面供電

　　背面供電網(wǎng)絡(luò) (BSP/BS-PDN：Backside power delivery networks) 是過去幾年在整個芯片制造行業(yè)悄然發(fā)展的技術(shù)概念,。與最近晶圓廠節(jié)點(diǎn)中的 EUV 類似，BS-PDN 被視為繼續(xù)開發(fā)更精細(xì)工藝節(jié)點(diǎn)技術(shù)的基本技術(shù),，因此,，預(yù)計未來所有領(lǐng)先的芯片晶圓廠都將轉(zhuǎn)向該技術(shù)。

　　話雖如此,，他們并沒有同時搬到那里,。英特爾希望成為三大芯片制造商中率先將這項(xiàng)技術(shù)產(chǎn)品化的公司，至少比競爭對手早兩年將其用于芯片,。因此,，英特爾在很大程度上是該技術(shù)的探路者，它不乏風(fēng)險——但它也為正確的技術(shù)（及其時機(jī)）帶來了巨大的回報,。對于英特爾,，該公司認(rèn)為這將是他們新的 FinFET 時刻——參考英特爾2012 年在 22nm 上引入 FinFET，這鞏固了英特爾多年的市場領(lǐng)先地位,。這一點(diǎn)尤為重要,，因?yàn)橛⑻貭栐诃h(huán)柵 FET (GAAFET) 時序方面不會領(lǐng)先于其競爭對手，因此 BS-PDN/PowerVia 將成為英特爾下一個晶圓廠領(lǐng)域的王牌幾年,。

　　同時,，要充分了解 BS-PDN 的工作原理，最好的起點(diǎn)是回顧傳統(tǒng)（前端）功率傳輸?shù)墓ぷ髟?，以便我們可以將其與構(gòu)建 BS-PDN 晶圓所帶來的許多變化進(jìn)行對比,。

　　現(xiàn)代前端功率傳輸芯片的制造過程從蝕刻晶體管層 M0 開始。這是die上最小和最復(fù)雜的層,，也是最需要 EUV 和多重圖案化等高精度工具的地方,。簡而言之，它是芯片中最昂貴和最復(fù)雜的層,，對芯片的構(gòu)造方式和測試方式都有重大影響,。

　　在此之上，額外的金屬層以越來越大的尺寸添加,，以解決晶體管和處理器不同部分（緩存,、緩沖器、加速器）之間所需的所有布線,，并為來自更上層的堆棧提供電源,。英特爾將此比作制作比薩餅，這是一個粗略的類比,，但很有效,。

　　現(xiàn)代高性能處理器在其設(shè)計中通常有 10 到 20 個金屬層,。特別是Intel 4 工藝，有 16 個邏輯層,，間距從 30 nm 到 280 nm,。然后在其之上還有另外兩個“巨型金屬”層，僅用于電源布線和放置外部連接器,。

　　一旦die被完全制造和拋光,，芯片就會被翻轉(zhuǎn)過來（使其成為倒裝芯片），這樣芯片就可以與外界通信,。這個翻轉(zhuǎn)將所有連接器（電源和數(shù)據(jù)）放在芯片的現(xiàn)在底部,，而晶體管最終位于芯片的頂部。一旦掌握了倒裝芯片制造技術(shù),，芯片調(diào)試和冷卻就變得特別方便,，因?yàn)檎{(diào)試工具可以輕松訪問最重要的晶體管層。與此同時,，那些熱的小門（gates）也變得特別靠近芯片的冷卻器,，從而可以相對容易地將熱量從芯片中傳出。

　　然而,，前端供電的缺點(diǎn)在于,，這意味著電源線和信號線都位于芯片的同一側(cè)。兩條線都必須向下穿過 15 層以上才能到達(dá)晶體管,，同時還要爭奪寶貴的空間并相互產(chǎn)生干擾,。特別是對于電源線，這尤其令人討厭,，因?yàn)檠刂@些電線的電阻會導(dǎo)致輸入電源的電壓下降,，這被稱為 IR Drop/Droop 效應(yīng)。

　　在芯片制造的大部分歷史中,，這并不是一個大問題,。但就像芯片構(gòu)建的許多其他方面一樣，隨著芯片特征尺寸的縮小,，這個問題變得越來越明顯,。前端功率傳輸沒有明顯的硬性限制，但考慮到每一代芯片都越來越難縮小,，這個問題已經(jīng)變得太大（或者更確切地說,，太昂貴）而無法解決。

　　這將我們帶到了背面供電,。如果在芯片的同一側(cè)同時輸入信號和電源會導(dǎo)致問題,，為什么不將兩者分開呢？簡而言之,，這正是背面供電所要解決的問題,，方法是將所有電源連接移動到晶圓的另一側(cè)。

　　對于 Intel 的 PowerVia 實(shí)施這一概念,，Intel 實(shí)際上是將晶圓倒置,，并拋光掉幾乎所有剩余的硅，直到它們到達(dá)晶體管層的底部,。屆時,，英特爾隨后會在芯片的另一側(cè)構(gòu)建用于供電的金屬層，類似于他們之前在芯片正面構(gòu)建它們的方式,。最終結(jié)果是,，英特爾最終得到了本質(zhì)上是雙面芯片，一側(cè)傳輸電力,，另一側(cè)發(fā)送信號,。

　　從理論上（以及英特爾的論文）來看，遷移到 BS-PDN 最終有幾個好處,。首先,，這對簡化芯片的構(gòu)造具有重要影響。我們稍后會講述英特爾的具體聲明和發(fā)現(xiàn),，但這里需要特別注意的是,，它允許英特爾放寬其 M0 金屬層的密度。Intel 4 + PowerVia 的測試節(jié)點(diǎn)允許 36 nm 間距,，而不是在 Intel 4 上要求 30 nm 間距,。這直接簡化了整個芯片最復(fù)雜和昂貴的處理步驟，將其回滾到更接近intel 7 工藝的尺寸,。

　　BS-PDN 也準(zhǔn)備好為芯片提供一些適度的性能改進(jìn),。通過更直接的方式縮短晶體管的功率傳輸路徑有助于抵消 IR Droop 效應(yīng)，從而更好地向晶體管層傳輸功率,。將所有這些電源線從信號層中取出也可以提高它們的性能,，從而消除電源干擾并為芯片設(shè)計人員提供更多空間來優(yōu)化他們的設(shè)計。

　　否則,，所有這一切的代價主要是失去前面提到的構(gòu)建前端芯片的好處,。晶體管層現(xiàn)在大致位于芯片的中間，而不是末端,。這意味著傳統(tǒng)的調(diào)試工具無法直接戳穿已完成芯片的晶體管層進(jìn)行測試,，而現(xiàn)在晶體管層和散熱服務(wù)之間有15層左右的信號線。這些并非無法克服的挑戰(zhàn),，正如英特爾的論文所仔細(xì)闡述的那樣,，而是英特爾在其設(shè)計中必須解決的問題。

　　可制造性是轉(zhuǎn)向 BS-PDN 所涉及的另一組權(quán)衡,。在芯片背面構(gòu)建電源層是以前從未做過的事情,，這增加了出錯的可能性,。因此，不僅電力傳輸需要工作,，而且還需要在不顯著降低芯片良率或以其他方式降低芯片可靠性的情況下工作,。但是，如果所有這些事情都成功了,，那么在晶圓背面構(gòu)建電源層的額外工作將被不必通過正面路由電源所節(jié)省的時間和成本所抵消,。

　　英特爾的附加方案：載體晶圓和納米 TSV

　　由于背面供電網(wǎng)絡(luò)將在適當(dāng)?shù)臅r候成為行業(yè)標(biāo)準(zhǔn)功能，因此我們盡量不過多關(guān)注英特爾對 BS-PDN/PowerVia 的具體實(shí)施,。但現(xiàn)在我們已經(jīng)了解了 BS-PDN 的基礎(chǔ)知識,，有幾個英特爾特定的實(shí)施細(xì)節(jié)值得注意。

　　首先,，英特爾正在使用載體晶圓（carrier wafer ）作為其構(gòu)建過程的一部分,，以提供芯片剛性。在 PowerVia 晶圓的正面制造完成后,，載體晶圓被粘合到該晶圓的正面,，它是一個虛擬晶圓，以幫助支撐芯片,，而英特爾正在弄開另一面,。由于雙面芯片制造工藝會磨掉太多剩余的硅晶圓，因此沒有多少結(jié)構(gòu)硅可以將整個東西結(jié)合在一起,。正如英特爾開玩笑的那樣,，盡管這是硅光刻，但到最后晶圓上只剩下極少量的硅,。

　　反過來,，該載體晶圓在其余下的生命周期中仍然是芯片的一部分。一旦芯片制造完成,，英特爾就可以將鍵合的載體晶圓拋光到所需的厚度,。值得注意的是，由于載體晶圓位于芯片的信號側(cè),，這意味著它在晶體管和冷卻器之間存在另一層材料,。英特爾改善熱傳遞的技術(shù)考慮到了這一點(diǎn)，但對于習(xí)慣于在芯片頂部安裝晶體管的 PC 愛好者來說,，這將是一個重大變化,。

　　英特爾實(shí)施 BS-PDN 的另一個值得注意的細(xì)節(jié)是使用 TSV 進(jìn)行電源布線。在 PowerVia 中,，芯片的晶體管層中有納米級 TSV（恰如其分地命名為 Nano TSV）,。這與行業(yè)先驅(qū) IMEC 一直在研究其 BS-PDN 的埋入式電源軌形成對比。

　　總而言之，雖然電源軌仍然需要向上和越過晶體管層來輸送電力,，但使用 TSV 可以讓電力更直接地輸送到晶體管層,。對于英特爾來說，這是他們熱衷于利用的一項(xiàng)技術(shù)優(yōu)勢,，因?yàn)樗苊饬吮仨氃O(shè)計和內(nèi)置埋入式電源軌所需的路由,。

　　Blue Sky Creek：Intel 4 + PowerVia測試芯片

　　為了對 PowerVia 進(jìn)行測試并證明它按預(yù)期工作，英特爾的技術(shù)驗(yàn)證工具是他們稱為 Blue Sky Creek 的芯片,。

　　Blue Sky Creek 源自 Intel 的 Meteor Lake 平臺，使用兩個基于 Intel Crestmont CPU 架構(gòu)的 E-cores die,。Intel 在這里使用 Crestmont 的原因有兩個：首先,，它最初是為 Intel 4 設(shè)計的，使其成為移植到 Intel 4 + PowerVia 工藝的一個很好的候選者,。其次,，因?yàn)?E-cores 很小,；四核測試裸片的尺寸僅為33.2mm? (4mm x 8.3mm),，這使得它們在測試復(fù)雜性和不必在實(shí)驗(yàn)工藝節(jié)點(diǎn)上實(shí)際生產(chǎn)大型裸片之間取得了良好的平衡。

　　英特爾并沒有過多關(guān)注 Blue Sky Creek 中 E 核的性能,。但他們確實(shí)注意到設(shè)計頻率在 1.1v 時為 3GHz,。

　　從更大的角度來看，Big Sky Creek 的存在是英特爾降低在同一工藝節(jié)點(diǎn)中引入兩項(xiàng)重大技術(shù)變革的風(fēng)險的宏偉計劃的一部分——這個問題對英特爾過于雄心勃勃的 10 納米開發(fā)計劃造成了相當(dāng)大的打擊(Intel 7) 制程節(jié)點(diǎn),。

　　正如該公司在 2022 年概述的那樣,，在這兩種技術(shù)中，PowerVia 被認(rèn)為是兩者中風(fēng)險更高的,。出于這個原因,，英特爾將為 PowerVia 開發(fā)一個臨時測試節(jié)點(diǎn)，使他們能夠獨(dú)立于 RibbonFET 開發(fā)該技術(shù),。最終,，如果 PowerVia 的開發(fā)沒有按預(yù)期進(jìn)行，英特爾仍然可以進(jìn)行 RibbonFET 開發(fā),，并推出沒有 PowerVia 的芯片,。

　　出于類似的原因，您不會在 VLSI 會議上找到太多關(guān)于英特爾 RibbonFET 的討論,。雖然這對公司來說是一項(xiàng)重要技術(shù),，但對英特爾來說基本上是肯定的。該公司甚至不會成為第一家采用 GAAFET 技術(shù)的晶圓廠,，因此雖然 RibbonFET 確實(shí)面臨著自己的挑戰(zhàn),，但英特爾不需要像他們對 PowerVia 那樣準(zhǔn)備任何風(fēng)險緩解策略。

　　PowerVia 實(shí)踐：英特爾發(fā)現(xiàn) IR Drop減少 30%

　　深入研究英特爾 PowerVia 論文的結(jié)果，該公司在逐個指標(biāo)的基礎(chǔ)上對 Blue Sky Creek 的結(jié)果進(jìn)行了分析,，研究了從芯片密度到性能再到散熱的方方面面,。

　　從芯片密度開始，下面是英特爾為其測試芯片開發(fā)和制造的高性能 (HP) 庫單元的大小,，以及這些單元與等效的intel 4 單元相比如何,。如前所述，轉(zhuǎn)向 PowerVia 使英特爾放寬了關(guān)鍵 M0 金屬層的間距,，將其從 30 nm 擴(kuò)大到 36 nm,。節(jié)點(diǎn)的其他主要參數(shù)，例如鰭間距和接觸多晶硅間距 (CPP) 分別保持在 30 nm 和 50 nm,。

　　然而,，這些變化，加上英特爾將使用中的鰭片數(shù)量從 3 個減少到 2 個的能力,，導(dǎo)致整體電池更小,。多虧了 PowerVia，英特爾能夠?qū)旄叨葟挠⑻貭?4 上的 240 納米降低到 210 納米,。并且 CPP 保持在 50 納米不變,，這意味著整體單元尺寸減少了 12.5%，盡管沒有使用一個正式的“密集”節(jié)點(diǎn),。

　　同時,，此次披露也讓我們對兩款芯片所涉及的總層數(shù)有了一個全面的了解。標(biāo)準(zhǔn)的 Intel 4 芯片在一側(cè)有 15 層加上再分配層 (RDL),，而 PowerVia 測試芯片在信號（前）側(cè)有 14 層,，另外 4 層加上 RDL 在電源（后）邊。這是 3 層的凈增益,，因此至少就英特爾的測試芯片而言,，它在使用的總層數(shù)方面更加復(fù)雜,。但另一方面，所有這些新層都位于芯片的電源側(cè)，它們都相對較大且易于制造,。這就是為什么英特爾認(rèn)為與不必制造 30 nm 間距的 M0 層相比,，額外的層是一個最小的缺點(diǎn),。

　　這些細(xì)胞的密度也相當(dāng)可觀,。通過轉(zhuǎn)向背面供電，英特爾能夠利用 E 核心單元中一個較密集點(diǎn)內(nèi) 95% 的空間,。不幸的是,，Intel 沒有給出 Intel 4 上 E 核的可比較數(shù)字，但總的來說,，利用率并沒有那么高,。

　　至于 E 核的電氣性能，正如預(yù)期的那樣，PowerVia 顯著降低了 IR Doop,。與Intel 4 內(nèi)置的 E 核相比,，英特爾測得其測試芯片的下降減少了 30%，而在實(shí)際芯片凸點(diǎn)水平下下降甚至減少了 80% (5 倍),。

　　這種干凈的電力輸送反過來又提高了芯片的計算性能和能效,。除了因電阻損失的能量減少而直接提高效率外，使用 PowerVia 技術(shù)構(gòu)建 E 內(nèi)核還將內(nèi)核的最大頻率 (fMax) 提高了 6%,。英特爾沒有提供更詳細(xì)的解釋為什么這會提高他們的時鐘速度,，但我懷疑這與實(shí)際到達(dá)晶體管本身的更高電壓有關(guān)，從而使它們的時鐘頻率更高一些,。

　　雖然 6% 的時鐘速度提升并不是一個巨大的收益,，但它本質(zhì)上是一項(xiàng)旨在提高芯片可制造性的技術(shù)的“免費(fèi)”改進(jìn)。過去,，英特爾一直在努力獲得更小的時鐘速度改進(jìn)。

　　有趣的是,，英特爾確實(shí)發(fā)現(xiàn)新的 IR Droop 值在所有 E 核中并不相同,。盡管標(biāo)準(zhǔn) Intel 4 芯片在所有 4 個內(nèi)核上都有相當(dāng)一致的壓降，但測試芯片的壓降在 60 mV 和 80 mV 之間,，具體取決于內(nèi)核,。由于這是一份研究報告，英特爾并未深入探討其產(chǎn)品影響,，但假設(shè)量產(chǎn)芯片具有同樣廣泛的可變性,，這可能意味著我們會在未來的產(chǎn)品中更加重視首選/主核。

　　所以 PowerVia/BS-PDN 可以工作,。但英特爾能否大規(guī)模生產(chǎn)它,？答案也是肯定的。

　　根據(jù) Intel 的說法,，他們的實(shí)驗(yàn)性 Intel 4 + PowerVia 工藝節(jié)點(diǎn)的缺陷密度僅比 Intel 4 工藝本身（已經(jīng)在 HVM 中）低四分之二左右,。這意味著不僅缺陷密度低到足以在短期內(nèi)進(jìn)行大規(guī)模生產(chǎn)，而且如果英特爾將這個特定節(jié)點(diǎn)擴(kuò)大到生產(chǎn)規(guī)模,，它們的芯片產(chǎn)量將與當(dāng)前的非 PowerVia intel 4 芯片相似,，只需兩個季度。

　　同樣,，Intel 報告稱,，基于 PowerVia 工藝構(gòu)建的晶體管與 Intel 4 工藝的晶體管非常相似。在這種情況下,，這是一件好事,，因?yàn)檫@意味著這些晶體管不會做出影響性能或芯片可靠性的意外事情。就此而言，英特爾還指出,，他們在測試芯片上沒有觀察到與電源相關(guān)的可靠性違規(guī),，這表明盡管電源傳輸發(fā)生了重大變化，但背面電源傳輸?shù)囊氩⑽磳?dǎo)致芯片電源傳輸系統(tǒng)的可靠性降低.

　　雖然英特爾沒有采取具體措施來減輕晶體管層不再位于倒裝芯片頂部的熱影響,，但該公司發(fā)布的數(shù)據(jù)表明他們采取的緩解措施是成功的.

　　當(dāng)針對 Intel 4 芯片的熱響應(yīng)曲線繪制時,，Intel 的測試芯片展示了非常相似的熱響應(yīng)曲線。也就是說,，在給定的功率水平下,，產(chǎn)生的溫度與 Intel 4 芯片一致。正如您可能從英特爾的圖表中注意到的那樣,，他們甚至繼續(xù)對芯片進(jìn)行超額饋送,，以模擬更高的熱負(fù)載，更好地表征熱響應(yīng)曲線,，并確保熱縮放不會在更高的熱密度下分解,。

　　如前所述，散熱/冷卻是背面供電的兩大產(chǎn)品級挑戰(zhàn)之一,。將晶體管放置在芯片中間并沒有給芯片冷卻帶來任何好處,，但英特爾相信他們已經(jīng)制定了必要的緩解策略，使 PowerVia 芯片與傳統(tǒng)的前端制造倒裝芯片保持一致,。

　　這些緩解措施也適用于調(diào)試,，這是 BS-PDN 的另一個挑戰(zhàn)。英特爾開發(fā)了一套新的和修改過的調(diào)試技術(shù)來處理芯片的兩面現(xiàn)在都在使用的事實(shí),。同時,，引用英特爾論文的摘要“由于晶圓兩面都存在金屬化，故障調(diào)試和缺陷隔離很復(fù)雜”,，最終,，英特爾能夠開發(fā)出必要的工具。

　　有趣的是,，英特爾甚至在芯片設(shè)計中放置了一些“復(fù)活節(jié)彩蛋”缺陷,，以便為英特爾的驗(yàn)證團(tuán)隊(duì)提供一些半控制的缺陷。據(jù)英特爾稱,，他們的驗(yàn)證團(tuán)隊(duì)使用他們的 PowerVia 調(diào)試工具發(fā)現(xiàn)了所有這些蛋,，有助于證明這些調(diào)試過程的有效性。

　　總結(jié)一下,，在下周的 VLSI 會議之前,，英特爾提出了一個非常有說服力的案例，表明他們的 PowerVia 背面供電技術(shù)開發(fā)正走在正確的軌道上,。在這方面,，啟動并運(yùn)行復(fù)雜的測試芯片是一件大事,，因?yàn)閾碛锌山梃b的實(shí)際數(shù)據(jù)和經(jīng)驗(yàn)是朝著大批量制造微調(diào)技術(shù)邁出的重要一步，同時展示了英特爾迄今為止正在滿足他們積極的晶圓廠發(fā)展目標(biāo),。

　　最終,，就完全恢復(fù)勢頭和可能重新奪回硅光刻業(yè)務(wù)領(lǐng)導(dǎo)地位而言，PowerVia 可能是英特爾最大的成敗時刻,。如果英特爾能夠兌現(xiàn)其承諾,，該公司預(yù)計在部署背面供電方面至少比臺積電和三星領(lǐng)先兩年——這意味著至少需要兩年時間才能獲得該技術(shù)的成本和性能優(yōu)勢。臺積電方面預(yù)計在 2026 年底或 2027 年初的 N2P 節(jié)點(diǎn)之前不會部署背面電源,，而目前尚不清楚三星何時進(jìn)行自己的過渡,。

　　至于英特爾，如果一切繼續(xù)按計劃進(jìn)行,，英特爾將在 2024 年開始使用 PowerVia 進(jìn)行大批量生產(chǎn),，屆時該公司計劃將其intel 20A 和intel 18A 工藝上線。第一個使用該技術(shù)推出的消費(fèi)級處理器將是英特爾的 Arrow Lake 架構(gòu),，這將是構(gòu)建在 20A 節(jié)點(diǎn)上的下一代酷睿產(chǎn)品,。

　　臺積電的背面供電選擇

　　按照臺積電之前的報道，公司將會在 2026 年發(fā)布的N2P工藝引進(jìn)Nanosheet GAA 晶體管并添加背面電源軌技術(shù),。

　　在其 2023 年技術(shù)研討會上,，臺積電透露其 N2P 的背面 PDN 將通過減少 IR Drop和改善信號，將性能提高 10% 至 12%,，并將邏輯面積減少 10% 至 15%。當(dāng)然,，現(xiàn)在這種優(yōu)勢在具有密集供電網(wǎng)絡(luò)的高性能 CPU 和 GPU 中會更加明顯,，因此將其移到后面對它們來說意義重大。

　　Backside PDN 是臺積電 N2P 制造技術(shù)的一部分,，將于 2026 年底或 2027 年初進(jìn)入 HVM,。

　　關(guān)于如何實(shí)施PDN，臺積電并沒有過多的透露,。但在2020年的技術(shù)研討會上,，臺積電介紹了其3D IC封裝技術(shù)SoIC，據(jù)相關(guān)報道,，這是他們實(shí)現(xiàn)PDN的一個很重要的前提準(zhǔn)備,。如圖所示，一個低溫die to die的鍵合技術(shù)提供die之間的電氣連接和物理連接,。下圖描述了可用的芯片貼裝選項(xiàng)——即面對面,、面對背和復(fù)雜的組合，包括可能集成其他芯片堆疊的側(cè)對側(cè)組裝,。

　　對于面對面方向,，頂部裸片的背面接收信號和 PDN 再分布層,。或者,，SoIC 組件頂部的第三個die可用于實(shí)現(xiàn)信號和 PDN 再分配層以封裝凸塊——稍后將描述 TSMC 使用三層堆棧的設(shè)計測試用例,。

　　die #2 中的硅通孔 (TSV) 為die #1 的信號和電源提供電氣連接。電介質(zhì)通孔 (TDV：through-dielectric via ) 用于在較小的die #2 外部的體積區(qū)域中封裝和die #1 之間的連接,。

　　規(guī)劃向 SoIC 裸片的供電需要考慮以下幾個因素：

　　每個die的估計功率（尤其是die #1 是高性能,、高功率處理單元的情況）

　　TSV/TDV 電流密度限制

　　與每個die相關(guān)聯(lián)的不同電源域

　　下圖突出顯示了“每個電源/接地凸點(diǎn)的 TSV 數(shù)量”的設(shè)計選項(xiàng)。為了減少 IR Drop并觀察通過 TSV 的電流密度限制,，一個 TSV 陣列可能是合適的——例如,，圖中顯示了多達(dá) 8 個 TSV。（顯示了 FF 和 SS 角的示例,。）

　　報道強(qiáng)調(diào),，SoIC 開發(fā)的一項(xiàng)關(guān)鍵工作是與整個信號和 PDN 的凸點(diǎn)、焊盤和 TSV/TDV 位置分配相關(guān)的并行工程,。

　　上圖突出顯示了為 PDN 開發(fā) TSV 配置的一系列規(guī)劃步驟——以面對面的芯片貼裝配置為例,。芯片之間的原始“虛擬”焊盤（用于機(jī)械穩(wěn)定性）被信號和 PDN TDV 和 TSV 陣列取代。（TSMC 還追求在 die #1 測試和最終 SoIC 測試之間重新使用探針卡的目標(biāo)——該目標(biāo)影響了焊盤和 TSV 位置的分配,。）

　　還需要仔細(xì)選擇 CPU 芯片和 SRAM 芯片的 TSV 實(shí)現(xiàn),，以滿足 IR 目標(biāo)，而不會對整體芯片互連密度產(chǎn)生不利影響,。

　　三星的背面供電方案

　　據(jù)韓媒TheLec 在去年的報道稱,，三星正計劃使用一種名為 Backside Power Supply Network (BSPDN) 的技術(shù)來開發(fā) 2nm。

　　三星研究員 Park Byung-jae表示,，在代工市場,，技術(shù)正在從高 k 金屬柵極平面 FET 發(fā)展到 FinFET，再到 MBCFET,，再到現(xiàn)在的 BSPDN,。

　　FinFET，過去被稱為3D晶體管,，是10nm代工工藝發(fā)展過程中的關(guān)鍵芯片設(shè)計技術(shù),。柵極在三個側(cè)面包圍電流通道，防止電流泄漏,。但最近轉(zhuǎn)向10nm以下的工藝意味著 FinFET 還不夠,。

　　三星推出了環(huán)繞電流通道的四邊環(huán)繞柵極 (GAA) 技術(shù)。該公司添加了所謂的納米片而不是納米線,，并將該技術(shù)稱為 MBCFET,。BSPDN與此不同，應(yīng)該更多地理解為三星,、英特爾和臺積電使用的chiplet設(shè)計的演變,。chiplet 不是在單個芯片上應(yīng)用來自一家公司的流程,，而是連接來自不同公司、采用不同流程制造的各種芯片,。

　　也稱為 3D-SoC,，它還結(jié)合了邏輯和內(nèi)存。與前端供電網(wǎng)絡(luò)不同,，BSPDN 利用后端,；正面將具有邏輯功能，背面用于供電或信號路由,。BSPDN 作為一個概念于 2019 年在 IMEC 上首次提出,。2021 年的 IEDM 上還展示了一篇引用該技術(shù)的 2nm 論文。

　　該論文在韓文中稱為 SRAM 宏和使用 2nm 工藝后端互連的邏輯設(shè)計和優(yōu)化,，聲稱與 FSPDN 相比,，BSPDN 的性能提高了 44%，功率效率提高了 30%,。該論文提出,，將供電網(wǎng)絡(luò)等功能移至芯片背面，可以解決僅使用正面造成的路由擁塞問題,。

　　imec對PDN的看法

　　據(jù)imec報道,，一些芯片制造商已經(jīng)公開宣布在2nm 及以下技術(shù)節(jié)點(diǎn)的邏輯 IC中引入背面供電網(wǎng)絡(luò)。這是納米片晶體管取得進(jìn)展的時候,。然而,，新穎的路由技術(shù)可用于范圍廣泛的晶體管架構(gòu)。Imec 的路線圖預(yù)見了它在先進(jìn)技術(shù)節(jié)點(diǎn)中的引入,，以及 6T 標(biāo)準(zhǔn)單元中的納米片晶體管,。與 BPR 的結(jié)合將有助于將標(biāo)準(zhǔn)cell高度推至 6T 以下。

　　但應(yīng)用領(lǐng)域不僅僅局限于 2D 單芯片 IC：它還有望提高3D 片上系統(tǒng)的性能（3D SOC）,。想象一下 3D-SOC 實(shí)現(xiàn),，其中一些或所有存儲器宏被放置在頂部裸片中,，而邏輯被放置在底部裸片中,。在技術(shù)方面，這可以通過將“邏輯晶圓”的有源正面粘合到“存儲晶圓”的有源正面來實(shí)現(xiàn),。在此配置中,，兩個晶圓的原始背面現(xiàn)在位于 3D-SOC 系統(tǒng)的外部。我們現(xiàn)在可以考慮利用“邏輯晶圓”的“自由”背面來為耗電大的核心邏輯電路供電,。這可以通過與為 2D SOC 提議的相同的方式來完成,。主要區(qū)別是：原來的虛擬覆蓋晶圓——之前引入是為了使晶圓變薄——現(xiàn)在被第二個有源晶圓（在本例中為存儲晶圓）取代。

　　盡管這種設(shè)計尚未通過實(shí)驗(yàn)實(shí)施,，但從 IR 壓降角度進(jìn)行的初步評估非常令人鼓舞,。使用高級節(jié)點(diǎn)研究過程設(shè)計套件 (PDK) 在邏輯上的內(nèi)存分區(qū)設(shè)計上驗(yàn)證了所提出的解決方案,。使用 nTSV 和 BPR 實(shí)施背面供電網(wǎng)絡(luò)顯示出可喜的結(jié)果：與傳統(tǒng)的正面供電相比，底部裸片的平均和峰值 IR 壓降減少了 81% 和 77%,。這使得背面供電成為高級 CMOS 節(jié)點(diǎn)中 3D IC 供電的理想選擇,。

　　對于 2D 和 3D 設(shè)計，通過在背面添加特定設(shè)備（例如 I/O 或 ESD 設(shè)備）,，可以將利用晶圓背面的概念擴(kuò)展到其他功能,。例如，Imec 將背面處理與實(shí)現(xiàn) 2.5D（即柱狀）金屬-絕緣體-金屬電容器 (MIMCAP) 相結(jié)合,，用作去耦電容器,。2.5D MIMPCAP 將電容密度提高了 4 到 5 倍，從而進(jìn)一步改善了 IR 壓降,。結(jié)果源自用實(shí)驗(yàn)數(shù)據(jù)校準(zhǔn)的 IR 壓降建?？蚣堋?/p>

　　在imec看來,，未來的芯片很可能會打破通過前端供電的傳統(tǒng),。具有背面金屬、埋入式電源軌和 nTSV 的背面供電網(wǎng)絡(luò)在降低 IR 壓降,、釋放 BEOL 布線壓力和改進(jìn)標(biāo)準(zhǔn)cell高度縮放方面顯示出明顯的優(yōu)勢,。BPR集成、晶圓鍵合,、晶圓減薄和nTSV工藝等關(guān)鍵工藝步驟正在逐步完善,，為新的布線技術(shù)引入先進(jìn)的邏輯技術(shù)節(jié)點(diǎn)和未來的3D SOC做準(zhǔn)備。