《電子技術應用》
您所在的位置：首頁 > 電源技術 > 設計應用 > 高速PCB電路電源完整性仿真分析
高速PCB電路電源完整性仿真分析
2019年電子技術應用第9期
孟祥勝,，車 凱,，栗曉鋒,，李玖法,，李蘇炫，何雪琴
湖北汽車工業(yè)學院 電氣與信息工程學院,，湖北 十堰442002
摘要： 針對日益復雜的高速印制電路板(Printed Circuit Board,，PCB)電源電壓波動問題，提出一種基于電源分配網絡(Power Distribution Network,，PDN)與目標阻抗協(xié)同仿真設計的方法,，對1.15 V電源網絡的電源完整性(Power Integrity，PI)進行研究,。主要涉及兩個方面：(1)直流分析,，通過加寬覆銅面積、減少回流路徑等措施使1.15 V電壓降從9 mV跌落至2.5 mV,、溫度從1.3 ℃降至0.1 ℃,、直流電流密度從91.340 3 A/mm2降至82.393 5 A/mm2；(2)交流分析,，從諧振分布和PDN輸入阻抗分析,，在987.34 MHz諧振點處添加22 μF去耦電容，搭建去耦網絡去除風險點,。仿真結果表明該方法有效地減少了高速PCB電路潛在的電壓波動和目標阻抗不匹配的風險,，從而提高了電源系統(tǒng)穩(wěn)定性和可靠性。
中圖分類號： TN914.3
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.190163
中文引用格式： 孟祥勝,，車凱,，栗曉鋒，等. 高速PCB電路電源完整性仿真分析[J].電子技術應用,，2019,，45(9)：50-52，59.
英文引用格式： Meng Xiangsheng,，Che Kai,，Li Xiaofeng，et al. High-speed PCB circuit power integrity simulation analysis[J]. Application of Electronic Technique,，2019,，45(9)：50-52，59.
High-speed PCB circuit power integrity simulation analysis
Meng Xiangsheng,，Che Kai,，Li Xiaofeng，Li Jiufa,，Li Suxuan,，He Xueqin
College of Electrical and Information Engineering，Hubei Automotive Industry Institute,，Shiyan 442002,，China
Abstract： Aiming at the increasingly complicated high-speed PCB power supply voltage fluctuation problem, a method based on PDN(Power Distribution Network) and target impedance co-simulation design is proposed for the 1.15 V power network. PI(Power Integrity) was studied. Mainly involved in two aspects：(1)DC analysis, by widening the copper area, reducing the return path and other measures to reduce the 1.15 V voltage drop from 9 mV to 2.5 mV, the temperature from 1.3 ℃ to 0.1 ℃, DC current density from 91.340 3 A/mm2 drops to 82.393 5 A/mm2；(2)AC analysis, from the resonance distribution and PDN input impedance analysis, add 22 μF decoupling capacitor at the 987.34 MHz resonance point to build a decoupling network to remove the risk point. The simulation results show that the method effectively reduces the risk of potential voltage fluctuation and target impedance mismatch in high-speed PCB circuits, thus improving the stability and reliability of the power system.
Key words : PCB,；power integrity,；PDN；target impedance

0 引言

    隨著半導體技術的快速發(fā)展,，電子設備的集成度[1]不斷提高,，性能不斷加強，同時系統(tǒng)的功耗不斷降低,，這給系統(tǒng)的電源設計帶來巨大挑戰(zhàn),。PI[2-5]的仿真分析已成為高速數(shù)字系統(tǒng)設計過程中不可或缺的環(huán)節(jié)之一，設計一個穩(wěn)定可靠的電源方案是系統(tǒng)正常工作的前提,。本文以IMX53的8層高速板卡為例,，通過目標阻抗法對電源分配網絡[6-9]的PDN問題進行優(yōu)化，使得系統(tǒng)的電源完整性滿足設計要求,。

1 電源完整性分析

    PI是指電路系統(tǒng)的供電電源在經過傳輸網絡后提供符合器件工作的電源要求,。PI分析的目的為電源方案的設計提供指導，為系統(tǒng)正常工作提供高性能電源,；PI設計的目的是降低電源平面和地平面的阻抗,，借助電源分析工具優(yōu)化電源平面和地平面阻抗，消除諧振點處阻抗不匹配,，提高板卡的可靠性,、安全性和電磁兼容性。

1.1 PDN的設計與目標阻抗

    目前,，PDN設計技術已經成為混合數(shù)字系統(tǒng)設計的關鍵技術之一[10-13],。在高速數(shù)字系統(tǒng)中，PDN阻抗受頻率影響較大,，電源供電端(Voltage Regulator Module,，VRM)是PDN的電源供電端，不同的VRM會導致阻抗曲線發(fā)生變化;當瞬時流通過時,，會導致電源平面阻抗不匹配,，產生電源波動和電壓擺動，造成系統(tǒng)供電不連續(xù),，影響系統(tǒng)的正常工作[14-15],。為確保系統(tǒng)正常工作,，去耦電容[16-17]應盡量靠近芯片電源管腳處且保證阻抗盡量小，優(yōu)化電源平面的阻抗特性,。

    高速PCB電路的PDN簡化模型如圖1所示,，該模型包括VRM、PCB平板電容,、封裝基板電容,、片上電容[18]和芯片。

wdz5-t1.gif

    去耦電容作為高速信號的終端負載和信號線上的隔離器件,，當負載瞬時電流發(fā)生變化時,，穩(wěn)壓電源不能實時響應，去耦電容將直接為負載芯片提供電流,。因此在交流信號電路中加入耦合電容,，降低了電源系統(tǒng)中的交流阻抗。PDN簡化模型的目標阻抗[19-21]定義如式(1)所示[22-23]：

    wdz5-gs1.gif

    式中：ZT為目標阻抗,，Udd為電源電壓,，rip為電壓波動范圍，Imax為最大瞬態(tài)電流,。

1.2 PI設計優(yōu)化流程

    針對日益突出的PI問題,，本文提出一種基于PDN與目標阻抗協(xié)同仿真方法，PI設計優(yōu)化流程如圖2所示,。首先通過直流壓降仿真分析1.15 V電源平面壓降,、電流密度及溫升等指標，減少不合理的電源層分割以及不理想的電流路徑造成的壓降過大,、電流密度偏大和溫升偏高等問題,；在此基礎上重點分析了L4_POWER 1.15 V電源網絡在1 MHz～1.5 GHz范圍內的諧振頻點，并結合多極網絡(Multi Pole Network,，MPN)并聯(lián)多個22 μF去耦電容,，消除在987.34 MHz產生的諧振效應，從而減少噪聲耦合,；最后通過PDN輸入阻抗仿真分析1.15 V電源平面處阻抗特性,，判斷ZT是否小于目標阻抗，并根據(jù)判斷結果添加去耦電容消除諧振點,，去除PDN的諧振風險,。

wdz5-t2.gif

2 仿真結果分析

2.1 IMX53板卡介紹

    本文以IMX53的8層板卡為例，進行電源完整性仿真分析,，仿真分析軟件采用Allegro PCB PI Option XL,。IMX53板卡布線如圖3所示， PCB板疊層設置為：TOPL2_Gnd-L3_Signal_1-L4_Gnd/Pwr-L5_Gnd/Pwr-L6_Signal_2-L7_Gnd-Bottom,，處理器IMX53主頻可擴展到1 GHz～1.2 GHz,，SDRAM采用MT41J128M16HA,，主頻在1 333 MHz左右。JTAG口的電壓1.8 V,，SDRAM電壓1.5 V,，VDD_ANA_PLL電壓為1.3 V，NVCC_GPIO電壓為3.3 V,，VDDGP電壓1.15 V。

wdz5-t3.gif

2.2 直流分析

    在高速數(shù)字系統(tǒng)設計中,，存在大量平面層分割,、過孔、不理想的電流路徑和信號線的分布,，直接導致了PDN的直流供電受到影響,。因此對電源平面進行直流壓降仿真有利于指導電源平面的過孔設計，降低過孔直流電流密度,，同時改善PDN的直流特性,，防止過高電壓降落產生的“軌道坍塌”造成的系統(tǒng)故障。直流壓降分析了VDDGP 1.15 V電源平面上的電壓降落,。表1為該PCB 1.15 V電源平面直流優(yōu)化前后結果,。

wdz5-b1.gif

    電流密度的計算公式如式(2)所示：

    wdz5-gs2.gif

    式中：I為電源平面的電流密度；K是與環(huán)境相關常量包括內線層和外線層,，內線層K=0.024,，外線層K=0.048；T為溫升,；A為電源網絡覆銅面積,。通過對VDDGP 1.15 V電源平面的直流壓降仿真分析表明，優(yōu)化后1.15 V電源的電壓降落從9 mV降至2.5 mV,，溫升從1.3 ℃降至0.1 ℃,，電流密度從91.340 3 A/mm2降至82.393 5 A/mm2，優(yōu)化后的電源平面特性得到改善,。

2.3 交流分析

2.3.1 諧振分布仿真分析

    PCB電源平面為分布式網絡,，可等價為矩形諧振腔。不同頻率的信號經邊緣反射后產生諧振效應,，導致在不同的諧振點產生不同的壓降,。通過Sigrity Power SI工具進行板級不同頻率的諧振點分析，包括芯片引腳電壓,、阻抗連續(xù)特性,、信號反射等，重點分析了L4_POWER 1.15 V電源平面在1 MHz~1.5 GHz范圍內的諧振模式,，發(fā)現(xiàn)在電源平面與地平面存在987.34 MHz的諧振效應, 如圖4(a)所示,。為消除諧振效應,，采用多極網絡(Multi Pole Network，MPN)并聯(lián)多個22 μF的去耦電容,，搭建去耦網絡以達到匹配阻抗的目的,，確保信號的有效傳輸。圖4顯示了通過去耦電容優(yōu)化前后的電源平面諧振情況,，表明電源平面的電壓波動滿足設計要求,。

wdz5-t4.gif

2.3.2 諧振分布仿真分析

    PDN輸入阻抗仿真分析了負載處的高頻阻抗Z與目標阻抗之間的關系，當高頻阻抗大于目標阻抗時,，電源電壓波動會超出安全范圍,，可能損壞芯片，造成電源系統(tǒng)的崩潰[24],。IMX53 1.15 V電源網絡允許波動范圍為5%,，最大電流為2 A，截至頻率987.34 MHz,，本文中的板級目標阻抗為28.75 mΩ,，優(yōu)化后的1.15 V電源平面的PDN輸入阻抗為20.43 mΩ，小于目標阻抗28.75 mΩ,。

    1.15 V PDN輸入阻抗如圖5所示,，優(yōu)化前電源阻抗超過目標阻抗，通過在芯片周圍添加22 μF電容去除風險點,，添加過孔,，減小過孔等效電阻(Equivalent Series Resistance，ESR)和等效電感(Equivalent Series Inductance,，ESL)的壓降,，降低電源平面阻抗。仿真結果表明在987.34 MHz內輸入阻抗小于28.75 mΩ,，1.15 V PDN輸入阻抗?jié)M足設計要求,，不存在諧振頻率，仿真結果如圖5所示,。

wdz5-t5.gif

3 結論

    本文以典型IMX53高速數(shù)字系統(tǒng)為例,，提出一種基于PDN設計與目標阻抗協(xié)同仿真設計方法并進行直流和交流后仿真驗證。在直流分析中,，從電壓降,、溫升和電流密度三個方面對1.15 V電源網絡進行分析，通過增大覆銅面積,、減少電流的回流路徑等措施使電源網絡直流電壓分布得到改善,；在交流分析中，運用目標阻抗法對諧振分布和PDN輸入阻抗進行分析，在電壓波動較大處放置22 μF去耦電容,，減小電源平面和地平面間的諧振,，使1.15 V電源平面的電壓波動符合設計要求。

參考文獻

[1] SRIDHARAN V,，SWAMINATHAN M,，BANDYOPADHYAY T.Enhancing signal and power integrity using double sided silicon interposer[J].IEEE Microwave and Wireless Components Letters，2011,，21(11)：598-600.

[2] WHATMOUGH P N,，DAS S，HADJILAMBROU Z,，et al.Power integrity analysis of a 28 nm dual-core ARM cortexA57 cluster using an all digital power delivery monitor[J].IEEE Journal of Solid-State Circuits,，2017，52(6)：1653-1654.

[3] KIM H,，KIM J，PARK J.Design optimization of board level signal integrity depending on PCB stack-up configuration in a mobile device[C].2017 Asia-Pacific International Symposium on Electromagnetic Compatibility.IEEE,，2017：334-336.

[4] SCOGNA A C.Signal integrity analysis of a 26 layers board with emphasis on the effect of nonfunctional pads[C].IEEE International Symposium on Electromagnetic Compatibility,，2008：1-6.

[5] 徐慧敏，朱薇薇,，施建安.基于多場景FSDB向量解析提高電源完整性分析覆蓋率[J].電子技術應用,，2018，44(8)：10-12.

[6] 張木水.高速電路電源分配網絡設計與電源完整性分析[D].西安：西安電子科技大學,，2009.

[7] SWAMINATHAN M,，KIM J，NOVAK I,，et al.Power distribution networks for system on package：status and challenges[J].IEEE Transactions on Advanced Packaging,，2004，27(2)：286-300.

[8] 王保坡,，杜勁松,，田星，等.基于混合遺傳算法的去耦電容網絡設計[J].電子技術應用,，2015,，41(7)：146-149，153.

[9] 馬秀榮,，白紅蕊,，白媛，等.一種抑制電源分配網絡并聯(lián)諧振的方法[J].電子技術應用,，2012,，38(8)：59-62.

[10] 郭廣闊，黃春躍，吳松,，等.基于HFSS的埋入式電容串擾分析[J].電子元件與材料,，2014，33(4)：60-63.

[11] SWAMINATHAN M,，KIM J,，NOVAK I，et al.Power distribution networks for system-on-package: status and challenges[J].IEEE Transactions on Advanced Packaging,，2004,，27(2)：286-300. 

[12] WANG C，MAO J,，SELLI G,，et al.An efficient approach for power delivery network design with closed-form expressions for parasitic interconnect inductances[J].IEEE Transactions on Advanced Packaging，2006,，29(2)：320-334.

[13] SWAMINATHAN M,，ENGIN A E.Power integrity modeling and design for semiconductors and systems[M].Englewood Cliffs，NJ,，USA：Prentice-Hall,，2007.

[14] CHANDANA M，MERVIN J,，SELVAKUMAR D.Power integrity analysis for high performance design[C].2015 International Conference on Control,，Electronics,Renewable Energy and Communications(ICCEREC)，2015：48-53.

[15] Lu Hongmin,，Guo Yanlin,，Wei Jing，et al.New ultrawideband electromagnetic bandgap structure used for simultaneous switching noise suppression[J].Journal of Beijing University of Posts and Telecommunications,，2012,，35(4)：15-18.

[16] WU T L，CHUANG H H,，WANG T K.Overview of power integrity solutions on package and PCB： ecoupling and EBG Isolation[J].IEEE Transactions on Electromagnetic Compatibility,，2010，52(2)：346-356.

[17] 馬秀榮,，孔德升,，吳健.去耦電容特性阻抗反諧振點的分析與應用[J].電子技術應用，2013,，39(9)：61-62,，69.

[18] CARRIO F，GONZALEZ V,，SANCHIS E,，et al.A capacitor selector tool for on-board PDN designs in multigigabit applications[C].2011 IEEE International Symposium on Electromagenetic Compatibility(EMC).IEEE，2011：367-372.

[19] Wang Lixin，Zhang Yuxia,，Zhang Gang.Power integrity analysis for high-speed PCB[C].2010 First International Conference on Pervasive Computing,，Signal Processing and Applications，2010：414-418.

[20] DREWNIAK J.Power integrity concepts for high-speed design on multi-layer PCBs[C].2017 IEEE International Symposium on Electromagnetic Compatibility & Signal/Power Integrity(EMCSI),，2017：1-41.

[21] 李晉文,，曹躍勝，胡軍,，等.基于動態(tài)目標阻抗的DDR3電源完整性仿真[J].計算機工程與科學,，2014，36(3)：399-403.

[22] SHEN W,，TANG W M,，WANG Y.Analysis of power integrity for high-speed PCB[J].Modern Electronic Technology，2009(24)：213-218.

[23] He Yan,，Liang Changhong,，Liu Qinghuo.Novel array EBG sructure for ultrawideband simulataneous switching noise supression[J].IEEE Antennas and Wireless Propagation Letters，2011,，10：588-591.

[24] 王曉.高速芯片電源/地線網的信號完整性分析[D].上海：上海交通大學,，2007.



作者信息:

孟祥勝，車  凱,，栗曉鋒，李玖法,，李蘇炫,，何雪琴

(湖北汽車工業(yè)學院 電氣與信息工程學院，湖北 十堰442002)

此內容為AET網站原創(chuàng),，未經授權禁止轉載,。