晶圓代工龍頭臺(tái)積電,，日前在美國加州圣荷西所舉行的年度技術(shù)研討會(huì)上,，除了宣布將推出晶圓堆疊（WoW）的生產(chǎn)技術(shù)，以及多項(xiàng)新型晶圓封裝技術(shù)之外,，也在先進(jìn)制程的進(jìn)展上說明各項(xiàng)發(fā)展,。其中包括 7 納米（7FF）制程將在 2018 年量產(chǎn),，而將用 EUV 及紫外光技術(shù)的 7 納米強(qiáng)化版（7FF+）也將在 2019 年初量產(chǎn)。甚至,，更先進(jìn)的 5 納米（5FF）制程也將在 2020 年正式生產(chǎn),，而該制成節(jié)點(diǎn)也將會(huì)是臺(tái)積電第 2 個(gè)采用 EUV 技術(shù)的制程節(jié)點(diǎn)。

　　根據(jù)臺(tái)積電的說法指出,，2018 年量產(chǎn)的 7 納米制程,，在年底前有 50 個(gè)以上的設(shè)計(jì)定案 (tap out)，其中包含了 CPU,、GPU,、AI 加速芯片,、加密貨幣 ASIC 芯片,、網(wǎng)絡(luò)芯片、游戲機(jī)芯片,、5G 通訊芯片,、以及車用 IC 等等產(chǎn)品。而 7 納米制程與兩世代之前的 16 納米（16FF+）制程相較,，能提供 30% 的效能提升,，降低 65% 耗能，閘極密度則能提高 70% 以上,。

　　至于,，將制程提升到采用 EUV 技術(shù)的 7 納米強(qiáng)化版（7FF+）制程節(jié)點(diǎn)時(shí)，則能將閘極密度再提升 20%,、功耗再降 10%,，不過，在效能上顯然沒有完全的提升,。原因是這新節(jié)點(diǎn)制程還不是完全的步驟,，而且這些進(jìn)展都還需要使用新的標(biāo)準(zhǔn)單元 (standard cells) 來完成。目前,，臺(tái)積電已經(jīng)將 7 納米強(qiáng)化版節(jié)點(diǎn)基礎(chǔ) IP 進(jìn)行矽驗(yàn)證,。但是，其中的部分關(guān)鍵功能區(qū)塊還是要等到 2018 年底,，或是到 2019 年初才能達(dá)到完成階段,，包括 28-112G serdes、嵌入式 FPGA,、HBM2 與 DDR 5 界面,。

　　而在到更先進(jìn)的 5 納米制程節(jié)點(diǎn)部分，臺(tái)積電表示,，預(yù)計(jì)將在 2019 上半年展開風(fēng)險(xiǎn)試產(chǎn),，并且以手機(jī)與高性能運(yùn)算芯片應(yīng)用為主要對象,。臺(tái)積電進(jìn)一步強(qiáng)調(diào)，相較于不采用 EUV 技術(shù)的 7 納米制程來說,，5 納米制程的閘極密度號(hào)稱可提高達(dá) 1.8 倍,，功耗預(yù)期降低 20%、效能則是約增加 15%,。而未來如果采用極低閾值電壓 (ELTV) 技術(shù),，在效能提升方面有可能達(dá)到 25% 的水準(zhǔn)。不過,，當(dāng)前臺(tái)積電并未提供 ELTV 技術(shù)的細(xì)節(jié),。

　　而就以上臺(tái)積電的說明可以看出，臺(tái)積電在接下來的先進(jìn)制程接點(diǎn)上,，包括 7 納米加強(qiáng)版及 5 納米制程都將導(dǎo)入 EUV 技術(shù),，才有可能達(dá)到產(chǎn)品的品質(zhì)與生產(chǎn)目標(biāo)。因此,，在臺(tái)積電投資超過新臺(tái)幣 7,000 億元于南科設(shè)立的晶圓 18 廠廠區(qū)中,，將會(huì)大量的導(dǎo)入 EUV 設(shè)備。不過,，對此臺(tái)積電也坦承,，目前他們的 EUV 光源的平均每日功率水準(zhǔn)僅為 145 W，不足以用于商業(yè)用途,。而借由某些工具的輔助,，可使得 EUV 的功率提升至 250W，而臺(tái)積電的目標(biāo)則是在 2019 年能將 EUV 的功率提升到能進(jìn)行大量生產(chǎn)的 300W 水準(zhǔn),。