在信號產(chǎn)生技術(shù)中，數(shù)字信號由于其控制靈活,，便于集成等優(yōu)點已廣泛用于現(xiàn)代通信設(shè)備,、雷達信號產(chǎn)生和科研教學(xué)等儀器中,。由于受頻率精度、穩(wěn)定度和動態(tài)范圍的制約,，提高數(shù)字信號中頻率調(diào)制速度是難點,，也是高速調(diào)制信號源的技術(shù)瓶頸。直接數(shù)字頻率合成(DDS)技術(shù)具有頻率切換快,、分辨率高,、頻率和相位易于控制等特點，廣泛用于信號產(chǎn)生技術(shù)中[1-2],。存儲器數(shù)據(jù)的復(fù)制[3]和IQ數(shù)字上變頻技術(shù)對于基帶變到中頻,， 具有非常靈活可調(diào)的優(yōu)勢[1-2，4],。本信號產(chǎn)生系統(tǒng)即是對DSP,、FPGA、DDS,、存儲器的數(shù)字復(fù)制,、數(shù)字上變頻以及微波變頻技術(shù)的綜合集成。

1 系統(tǒng)硬件方案
    ADI公司的器件AD9957內(nèi)置了DDS,、IQ數(shù)字上變頻器和刷新率高達1 GHz的14位高速DA,，可直接產(chǎn)生最高400 MHz的輸出信號，本系統(tǒng)用為上變頻芯片,。計算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N,，內(nèi)嵌較大容量的雙口RAM，存儲器的數(shù)據(jù)復(fù)制即在FPGA中進行,。由于輸出信號達到更高的微波頻段,，后端的微波變頻組件是必須的。
    圖1為本系統(tǒng)硬件組成框圖,主要由DSP控制器,、FPGA高速接口,、AD9957數(shù)字上變頻和后端微波組件四部分組成。DSP控制器負責(zé)大量的信號產(chǎn)生所需的計算和對FPGA的數(shù)據(jù)傳輸,，并對上位機通過RS232接口傳來的命令進行解釋和執(zhí)行,通過SPI串口控制AD9957；FPGA高速接口完成高速數(shù)據(jù)的存儲和復(fù)制,，實現(xiàn)并口和SPI串口的時序管理,；AD9957器件完成IQ數(shù)字上變頻和D/A轉(zhuǎn)換，D/A輸出直接到中頻,，同時可選擇地實現(xiàn)sinc濾波功能,；后端的微波組件則完成輸出信號的上變頻和功率放大,以達到4.3 GHz的中心頻率的微波頻段。

2 系統(tǒng)工作原理
    如圖1所示,，從PC機發(fā)向DSP的串口命令包括信號樣式,、頻段碼,、帶寬和頻率碼等，DSP控制器根據(jù)接收到的命令將頻率和帶寬解析成基帶信號相關(guān)的參數(shù),，并計算出基帶信號的18 bit并行數(shù)據(jù)流,，傳送給FPGA內(nèi)部的雙口RAM。同時DSP將頻段信息通過SPI同步串口送到AD9957,，以控制AD9957內(nèi)的DDS,。當DSP完成18 bit并行數(shù)據(jù)流傳到雙口RAM后，F(xiàn)PGA則將該RAM內(nèi)的數(shù)據(jù)以一固定的高速時鐘頻率重復(fù)地復(fù)制輸出到AD9957,。AD9957將該18 bit數(shù)據(jù)流分成IQ兩路,，與內(nèi)部的DDS一起完成數(shù)字上變頻,后通過14 bit D/A將該數(shù)據(jù)流輸出中頻信號。后端再經(jīng)過一個4.1 GHz的本振將該信號變到4.3 GHz的微波段,。整個信號產(chǎn)生最關(guān)鍵的是基帶信號的復(fù)制和IQ數(shù)字上變頻兩個過程,，同時產(chǎn)生的數(shù)據(jù)必須作雜散抑制處理,才能獲得高分辨的信號。
2.1 基帶信號的存儲與復(fù)制
    高速18 bit并行數(shù)據(jù)的存儲和復(fù)制均在FPGA內(nèi)部進行,，存儲器采用FPGA上的同步雙口RAM資源ALTSYNCRAM,，數(shù)據(jù)存儲和復(fù)制電路如圖2所示。DSP的計算數(shù)據(jù)由地址A[14..0]和數(shù)據(jù)D[17..0]總線通過并行接口控制器,、片選CS及寫時鐘WCLK寫入到雙口RAM中即完成數(shù)據(jù)的存儲,，并行接口控制器主要解決DSP的EMIF外設(shè)接口與同步雙口RAM之間的時序匹配問題。

    信號復(fù)制的關(guān)鍵在于讀地址發(fā)生器,，由于讀出的數(shù)據(jù)流要直接形成輸出信號,，所以對時序要求非常苛刻,，讀時鐘必須同后端的數(shù)字變頻和D/A時鐘嚴格同步,，故圖2中的讀時鐘RCLK來自器件AD9957。讀地址由一個高速向上計數(shù)器產(chǎn)生,，由讀時鐘RCLK來觸發(fā),，計數(shù)器到頂自動溢出歸零并重新向上計數(shù)，如此重復(fù)往返,，即完成信號的復(fù)制輸出,。
    由于使用了雙口RAM，讀寫時鐘完全獨立,，寫時鐘由DSP提供,，需要刷新時才寫入，所以實時性并不高,，減輕了DSP的總線處理難度,。而讀數(shù)據(jù)必須實時進行，否則會影響信號產(chǎn)生質(zhì)量,。
2.2 IQ數(shù)字上變頻
　數(shù)字上變頻在AD9957中進行[4],，同時進行查值,、sinc濾波等功能，如圖3所示,。雙口RAM中的數(shù)據(jù)按I和Q交替存放,，AD9957內(nèi)有一個格式轉(zhuǎn)化器自動將IQ數(shù)據(jù)流轉(zhuǎn)成獨立的I路和Q路。如此,，實際基帶數(shù)據(jù)長度N是存儲器長度的一半,。


從式(4)、式(5)的輸出結(jié)果看,，所得頻率即為基帶與本振的疊加,，實現(xiàn)了邊帶數(shù)字上變頻，而下邊帶由于IQ調(diào)制后相加被相互抵消了,。值得一提的是,，IQ變頻因為在數(shù)字域進行，對本振的泄漏非常小,，不必考慮IQ兩路幅度的不平衡引起的泄漏,。因此對DDS可以在其能力范圍內(nèi)任意設(shè)置，甚至可以將本振設(shè)置到帶內(nèi),，這樣在輸出頻率一定的情況下,，本振越高，基帶的信號就要求越低,，也就是前端并口數(shù)據(jù)流的速度要求更低一些,，相應(yīng)地減輕了DSP的總線處理難度。從式(4),、式(5)看,，IQ調(diào)制不存在下邊帶，即下變頻成分,。但是實際由于IQ兩路不完全對稱,，仍然存在不同程度的鏡像對稱頻率，這需要設(shè)計和調(diào)試時充分考慮,。
2.3 信號的雜散分析與抑制

    任何數(shù)字信號的產(chǎn)生都會存在不同程度的雜散,，本系統(tǒng)主要的雜散來源于兩個部分，一是數(shù)字變頻的本振的DDS雜散,，盡管DDS具有傳統(tǒng)頻率合成技術(shù)無法比擬的優(yōu)點,，但它的輸出雜散較大的缺點嚴重限制了它的廣泛使用[5]，如何抑制DDS中輸出頻譜雜散是另一個研究熱點,。雜散的另一個來源是由所產(chǎn)生的數(shù)據(jù)在存儲器中的周期截斷所引起，由奈奎斯特抽樣定理知,，存儲器長度N與所產(chǎn)生的頻率f需滿足f<N/2,，由于f在[1,，N/2]之間任意設(shè)置，大多情況下,，N不是f的整數(shù)倍,，反映在時域上，存儲器的數(shù)據(jù)出現(xiàn)了信號的周期截斷,如圖4所示,。這樣出現(xiàn)了一個固有的低頻窄帶的雜散信號,，該雜散信號的強弱和帶寬隨f的變化而變化，但其中心頻率比較固定,并且是調(diào)制到有用信號f上,，離f很近,，因此不可能在后端加低通濾波的方法去掉。


    本方法實際產(chǎn)生的基帶信號帶寬50 MHz,，即圖1中從FPGA到AD9957的并行數(shù)據(jù)刷新率只需大于100 MHz即可(本方法實際為225 MHz),，數(shù)字上變頻將50 MHz基帶變到150 MHz~250 MHz的中頻范圍內(nèi)。因此從基帶到中頻,，都是數(shù)字過程,，完全避免了直接用D/A到中頻的超高速電路的難度，且變頻不需要增加額外的硬件成本,。所以存儲器的數(shù)據(jù)復(fù)制配合數(shù)字上變頻技術(shù)在高速
信號產(chǎn)生中是一種性價比不錯的選擇,。盡管如此，受數(shù)字速度的影響,，數(shù)字變頻仍然存在中頻不夠高的不足,，但在實用帶寬內(nèi)，不影響它的選用,。
參考文獻
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