CPLD是由GAL（通用陣列邏輯）發(fā)展而來(lái),，它通常由大量可編程邏輯宏單元圍繞一個(gè)位于中心的、延時(shí)固定的可編程互連矩陣組成,。其中可編程邏輯宏單元結(jié)構(gòu)復(fù)雜,，具有復(fù)雜的I/O 單元互連結(jié)構(gòu)，可根據(jù)用戶需要生成特定的電路結(jié)構(gòu),，完成特定功能,。由于CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，因此從輸入到輸出的布線延時(shí)容易計(jì)算得到,?？深A(yù)測(cè)延時(shí)的特點(diǎn)使CPLD 便于實(shí)現(xiàn)對(duì)時(shí)序要求嚴(yán)格的電路設(shè)計(jì)。
    Altera的MAX II系列CPLD是高密度,、高性能的CPLD,，采用了Altera的第二代MAX架構(gòu),采用浮柵EEPROM設(shè)計(jì)。結(jié)構(gòu)中包括邏輯陣列模塊(LAB)組成的陣列,、可編程互連陣列口(PLA)和可編程I/O模塊陣列,。每個(gè)LAB包括36個(gè)輸入端、16個(gè)輸出端和16個(gè)宏單元,，每個(gè)宏單元包括處理組合和時(shí)序運(yùn)算的組合邏輯和觸發(fā)器,。設(shè)計(jì)采用MAX II系列的EPM240T100 器件，該器件支持1.8 V、2.5 V,、3.3 V,、5 V CMOS TTL等多種電壓，工作頻率可達(dá)151．5 MHz,，符合IEEE 1149.1 標(biāo)準(zhǔn)支持JTAG 在線編程，具有較好的保密性能,。開(kāi)發(fā)環(huán)境使用Altera的MAX+Plus,。支持多種設(shè)計(jì)輸入，除原理圖外還可以通過(guò)VHDL Veriiog HDL和Altera Hardware Description Language (AHDL),。Verilog HDL語(yǔ)言是一種硬件描述語(yǔ)言,，能形式化地抽象描述電路的結(jié)構(gòu)和行為，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述,，具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性,，用于算法級(jí)、門(mén)級(jí)和開(kāi)關(guān)級(jí)的建模,。CPLD(復(fù)雜可編程邏輯器件) 因其屬于大規(guī)模在系統(tǒng)可編程專用集成電路而且具有高密度,、高速度、高可靠性等特點(diǎn),。因此CPLD 應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)可大大提高系統(tǒng)設(shè)計(jì)的靈活性,提高系統(tǒng)的可擴(kuò)展性,。由此選擇了EPM240T100 器件設(shè)計(jì)了基于CPLD 的本安型高速多通道數(shù)據(jù)采集系統(tǒng)。
1 系統(tǒng)結(jié)構(gòu)原理框圖和主體設(shè)計(jì)思想
    本系統(tǒng)主要處理礦區(qū)本安型模擬輸入信號(hào),、數(shù)字量開(kāi)入開(kāi)出信號(hào),。這里的本安型信號(hào)主要是一些電流型開(kāi)關(guān)量信號(hào)和電流型頻率型模擬量信號(hào)，其中電流型開(kāi)關(guān)量信號(hào)：0～0.2 mA 對(duì)應(yīng)“斷”,，0.8 mA～2 mA 對(duì)應(yīng)“關(guān)”,， 4 mA～6 mA 對(duì)應(yīng)“開(kāi)”,有別于普通的開(kāi)關(guān)量信號(hào)；普通型開(kāi)關(guān)量只有開(kāi)關(guān)兩種狀態(tài)而本安型開(kāi)關(guān)量信號(hào)有三種三態(tài)識(shí)別,，即除了能檢測(cè)信號(hào)的“有效/無(wú)效”外,，還應(yīng)該能判別故障和斷線狀態(tài)要求。本系統(tǒng)的總體圖如圖1所示,。

    由圖1可以看出本系統(tǒng)主要由CPLD和信號(hào)預(yù)處理電路組成,，整體結(jié)構(gòu)非常簡(jiǎn)潔明了。圖中本安型模擬輸入信號(hào),、數(shù)字量開(kāi)入開(kāi)出信號(hào)需經(jīng)信號(hào)調(diào)理電路進(jìn)行處理后變成TTL電平信號(hào)再供CPLD進(jìn)行處理,。預(yù)處理電路主要完成電流電壓轉(zhuǎn)換及信號(hào)隔離。主要的開(kāi)入,、開(kāi)出,、模擬量處理全部由CPLD完成，同時(shí)CPLD還將完成與上位機(jī)用PC104ISA接口進(jìn)行信息交換任務(wù)。CPLD 將開(kāi)入信號(hào)及模擬信號(hào)采集進(jìn)來(lái)并存儲(chǔ),將上位機(jī)送來(lái)的開(kāi)出信號(hào)寫(xiě)到開(kāi)出電路上去,。如此循環(huán),完成模擬信號(hào),，開(kāi)入開(kāi)出高速信號(hào)處理。
2 系統(tǒng)硬件原理設(shè)計(jì)及主要芯片介紹
    本采集系統(tǒng)前端模擬量及開(kāi)關(guān)輸入量預(yù)處理電路部分原理圖如圖2所示,。

    它由電流取樣電阻R5,、電流分析電路U6、隔離電路O5組成,其中U6A的正輸入端接電流信號(hào)的“+”端,、U6A的負(fù)輸入端接參考電壓構(gòu)成電流窗口比較器進(jìn)行信號(hào)采集,，U6B完成本安信號(hào)的故障判別和斷線狀態(tài)判別。O5光耦起到信號(hào)隔離增強(qiáng)抗干擾能力,，光耦輸出信號(hào)供CPLD進(jìn)行采集處理,。開(kāi)關(guān)輸出量預(yù)處理電路部分原理圖如圖3所示。

    CPLD處理部分電路主要由系統(tǒng)時(shí)鐘振蕩電路,、CPLD電路,、電源去耦電路等組成。由于采用了EPM240T100 復(fù)雜可編程邏輯器件使得系統(tǒng)設(shè)計(jì)簡(jiǎn)單明了,，同時(shí)由于EPM240T100又具有在線可編程特性,，使得系統(tǒng)在升級(jí)或增加新功能時(shí)應(yīng)用非常方便。
3 CPLD程序設(shè)計(jì)
    CPLD程序設(shè)計(jì)包括采集處理模塊和PC104接口模塊兩部分,。這里主要介紹采集處理模塊程序,。
3.1 CPLD 內(nèi)部固件設(shè)計(jì)
    數(shù)據(jù)采集系統(tǒng)的CPLD 內(nèi)部固件設(shè)計(jì)采用Altera公司的Quartus II 8.0軟件為開(kāi)發(fā)工具,使用Verilog HDL語(yǔ)言設(shè)計(jì)固件程序,設(shè)計(jì)主要包括:頻率采集模塊處理程序、開(kāi)入量處理程序,、開(kāi)出量處理程序,、PC104接口處理程序。
3.1.1 頻率采集模塊處理程序
    頻率采集信號(hào)經(jīng)預(yù)處理電路進(jìn)行分析比較隔離處理后,有效脈沖信號(hào)送到CPLD頻率采集模塊,頻率采集模塊對(duì)脈沖信號(hào)進(jìn)行邊沿判別和脈沖計(jì)數(shù)并將計(jì)數(shù)內(nèi)容保存到頻率計(jì)數(shù)保存寄存器中,，等待上位機(jī)讀取,。頻率采集模塊仿真圖如圖4所示。

3.1.2 開(kāi)入量處理模塊
    開(kāi)入量信號(hào)經(jīng)預(yù)處理電路進(jìn)行分析比較隔離處理后,直接被CPLD采樣將開(kāi)入信息狀態(tài)及有效/無(wú)效判斷為一并存儲(chǔ)到開(kāi)入量保存寄存器中,，等待上位機(jī)讀取,。
    開(kāi)入量信號(hào)模塊仿真圖如圖5所示。

3.2 開(kāi)出量處理程序
    開(kāi)出量信號(hào)處理模塊接受從上位機(jī)下發(fā)的開(kāi)出量信息并將其輸出到開(kāi)出調(diào)理電路產(chǎn)生所需的本安型開(kāi)出信號(hào),。
    開(kāi)出量模塊仿真圖如圖6所示,。

    該本安型礦用數(shù)據(jù)采集系統(tǒng)已經(jīng)應(yīng)用到煤礦礦用通信分站系統(tǒng)中,成功地完成了對(duì)頻率信息、開(kāi)入量信號(hào),、開(kāi)出量信號(hào)的采集處理,。通過(guò)采用CPLD 技術(shù)極大地提高了系統(tǒng)的可靠性、靈活性,。
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