以太網(wǎng)接口通信速度快，傳輸可靠,，使用和配置方便,，對于20 Mb/s以下的碼速率，100 Mb/s的網(wǎng)卡可以進(jìn)行不丟包轉(zhuǎn)發(fā),，采用TCP包格式還可使設(shè)備小型化,，便于數(shù)據(jù)的轉(zhuǎn)發(fā)，因此有必要擴(kuò)展設(shè)備的以太網(wǎng)功能,。

1 整體模塊設(shè)計(jì)

1.1 系統(tǒng)設(shè)計(jì)

系統(tǒng)設(shè)計(jì)框圖如圖1所示,。其中，采編器或接收機(jī)解調(diào)輸出的PCM信號及時(shí)鐘輸入到FPGA中進(jìn)行幀同步,，IRIG—B碼信息也送到FPGA中進(jìn)行解調(diào),，得到時(shí)間信息。數(shù)據(jù)與時(shí)間一起存入SRAM乒乓緩沖區(qū)中,，達(dá)到一定大小后,，F(xiàn)PGA向ARM處理器發(fā)器中斷，ARM中運(yùn)行的Linux系統(tǒng),，將數(shù)據(jù)取走,，進(jìn)行TCP/IP打包，發(fā)送給接收計(jì)算機(jī),。

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在設(shè)備開始工作前,，需要在計(jì)算機(jī)端進(jìn)行參數(shù)設(shè)置，計(jì)算機(jī)TCP/IP包將參數(shù)發(fā)送給ARM處理器,，由ARM處理器轉(zhuǎn)發(fā)給FPGA,。幀同步器的設(shè)計(jì)中，碼速率為100b/s～10Mb/s,，幀長為4～4096Word,，幀同步碼組為4～32，ARM網(wǎng)卡為100Mb/s,。

1.2 硬件實(shí)現(xiàn)

PCB采用6層結(jié)構(gòu)，相鄰布線層,，水平垂直交叉,，電路層與電源層單獨(dú)分開,，提供良好的電磁兼容特性。

1.2.1 FPGA

FPGA選擇EP1C12,，為實(shí)現(xiàn)乒乓緩沖結(jié)構(gòu),，采用SRAM為IS61LV25616。輸入信號使用SMA線纜連接,，在傳輸過程中會引入衰減,，信號輸入輸出易出現(xiàn)阻抗不匹配的情況，選用AD8556構(gòu)成射隨器,，對輸入信號進(jìn)行匹配,，同時(shí)也增大模擬源的輸出能力。

1.2.2 ARM

在此采用S3C2440,，內(nèi)核為ARM920T,，最高頻率為400MHz，帶MMU支持操作系統(tǒng),。內(nèi)存采用2×32MB的SDRAM,，存儲采用128MB NAND FLASH，網(wǎng)卡采用DM9000A,。

1.2.3 ARM與FPGA的接口連接

這里采用總線接口,，將FPGA作為一個(gè)存儲設(shè)備掛在ARM的存儲器總線上，如圖2所示,。

FPGA在ARM中起始地址為0x18000000,，以4B對齊，占用0x80個(gè)地址,，地址范圍為0x18000000～Ox1800007C,，中斷為EINT0。

在FPGA內(nèi)部采用讀/寫指針來模擬FIFO,，用一個(gè)地址來讀取FPGA數(shù)據(jù),，其余地址用于配置幀同步器與模擬源的參數(shù)。

2 幀同步與B碼解調(diào)

FPGA完成PCM數(shù)據(jù)的幀同步和解調(diào)B碼,，寫入到乒乓SRAM緩沖區(qū)中,，實(shí)現(xiàn)如圖3所示。

2.1 幀同步模塊

幀同步器根據(jù)幀同步碼組的相關(guān)性和周期性,，經(jīng)過相關(guān)運(yùn)算將同步碼從PCM串行流中識別出來,，原理框圖如圖4所示。

PCM數(shù)據(jù)按時(shí)鐘進(jìn)行串/并轉(zhuǎn)換,，與本地幀同步碼進(jìn)行同或運(yùn)算后再與上屏蔽位,，由全加網(wǎng)絡(luò)將相關(guān)運(yùn)算結(jié)果按位相加統(tǒng)計(jì)結(jié)果中1的個(gè)數(shù)，大于門限值則表示可能接收到了幀同步碼。

為避免虛警和漏檢,，使幀同步器穩(wěn)定可靠工作,，采用搜索、校核,、鎖定三態(tài)邏輯,。

系統(tǒng)開始時(shí)處于搜索態(tài)，符合相關(guān)器輸出,，由搜索態(tài)轉(zhuǎn)入校核態(tài),。在預(yù)期檢測窗口內(nèi)沒有幀碼，從校核返回到搜索態(tài),。連續(xù)通過校核數(shù)α,，進(jìn)入鎖定態(tài)。為避免幀同步碼的漏檢,，連續(xù)漏檢超過保護(hù)幀數(shù)β,，幀同步才返回搜索態(tài)，否則保持在鎖定態(tài),，幀脈沖由本地產(chǎn)生,。

2.2 IRIG—B碼解調(diào)

IRIG時(shí)間序列碼是一種串行碼，共有3種碼元,，如圖5所示,。

P碼元是位置碼元，連續(xù)2個(gè)P碼為一幀的開始,，第1個(gè)P碼元定義為P0,，第2個(gè)P碼元為秒脈沖pps，上升沿為該秒的準(zhǔn)時(shí)刻,，時(shí)間信息以BCD碼依次分布在其后的碼元中,。解調(diào)時(shí)先進(jìn)行pps的提取，再進(jìn)行秒,、分,、時(shí)、天的信息提取,，其流程如圖6所示,。

時(shí)鐘頻率為1MHz，用計(jì)數(shù)器對輸入信號的脈寬進(jìn)行計(jì)數(shù),。8ms,，5ms，2ms脈寬計(jì)數(shù)為8000,，5000,，2000。輸入B碼的脈寬會混有干擾，晶振時(shí)鐘也存在一定的誤差,，計(jì)數(shù)器的計(jì)時(shí)判別應(yīng)浮動一個(gè)范圍,，設(shè)置門限為脈寬的85%～115%，當(dāng)滿足一定范圍的數(shù)值時(shí),，分別輸出P碼，0碼,，1碼信號,。

FPGA中的時(shí)碼產(chǎn)生“天：時(shí)：分：秒：毫秒：微秒”信息。解調(diào)出B碼時(shí),，F(xiàn)PGA更新內(nèi)部時(shí)間,，B碼中不含毫秒與微秒信息，由FPGA根據(jù)秒脈沖信息的準(zhǔn)時(shí)刻來生成,。

3 FPGA驅(qū)動程序開發(fā)

在Linux中,，所有的硬件設(shè)備都像常規(guī)文件一樣進(jìn)行打開、關(guān)閉和讀/寫,。把FPGA當(dāng)作字符設(shè)備進(jìn)行設(shè)計(jì),，驅(qū)動由設(shè)備加載與卸載，以及文件操作file_operation結(jié)構(gòu)體中成員函數(shù)組成,。

3.1 加載與卸栽設(shè)備驅(qū)動

FPGA設(shè)備驅(qū)動程序初始化流程為動態(tài)獲得主設(shè)備號,、字符設(shè)備注冊和申請中斷；卸載流程為注銷設(shè)備,，釋放設(shè)備編號,。

定義一個(gè)設(shè)備結(jié)構(gòu)體來表示FPGA，如下：   

當(dāng)用戶程序讀FPGA設(shè)備時(shí),，數(shù)據(jù)還未準(zhǔn)備好,，此時(shí)驅(qū)動程序應(yīng)該阻塞該進(jìn)程，將其置入睡眠狀態(tài)直到條件滿足,。此時(shí)需要初始化一個(gè)等待隊(duì)列頭,，對讀進(jìn)程的休眠和喚醒時(shí)使用：

在卸載函數(shù)中，刪除一個(gè)cdev,，完成字符設(shè)備的注銷,，然后釋放設(shè)備編號：

3.2 文件接口操作

Linux為所有的設(shè)備文件都提供了統(tǒng)一的操作函數(shù)，F(xiàn)PGA設(shè)備驅(qū)動,。file_operations包含打開函fpga_open,、讀函數(shù)fpga_read、設(shè)置參數(shù)函數(shù)fpga_ioctl和關(guān)閉設(shè)備函數(shù)fpga_release,。

3.2.1 打開與關(guān)閉FPGA設(shè)備

在打開設(shè)備與關(guān)閉設(shè)備時(shí)會調(diào)用open函數(shù)與release函數(shù),，在open函數(shù)中，要對設(shè)備進(jìn)行I/O內(nèi)存資源映射及中斷申請。

設(shè)備驅(qū)動程序中,，需通過內(nèi)存管理單元MMU將設(shè)備的虛擬地址映射到物理地址,。根據(jù)FPGA在S3C2440中的物理地址，定義如下宏：

使用ioremap()對FPGA的I/O內(nèi)存資源進(jìn)行映射,，把物理內(nèi)存地址映射為一個(gè)內(nèi)核指針：

數(shù)據(jù)交換采用中斷,，需先設(shè)置硬件中斷方式，然后向系統(tǒng)注冊中斷函數(shù),，實(shí)現(xiàn)如下：

FPGA連接在ARM的EINT0上,，isr_fpga為中斷處理函數(shù)指針。當(dāng)關(guān)閉FPGA設(shè)備時(shí),，需釋放I/O內(nèi)存,，釋放中斷：

3.2.2 驅(qū)動程序控制接口Ioctl

Ioctl用來設(shè)置FPGA中幀同步器和模擬源的參數(shù)，部分設(shè)置命令如表1所示,。

在此,，采用統(tǒng)一的命令碼方式，包含幻數(shù),、序數(shù),、傳輸方向、數(shù)據(jù)長度,，使用宏_IO(),，_IOR()，_IOW()和IOWR()輔助生成,，如命令0設(shè)置如下：

在Ioctl中,，采用switeh(cmd)來實(shí)現(xiàn)對FPGA參數(shù)的設(shè)置及FPGA狀態(tài)的讀取。

3.2.3 中斷函數(shù)及讀函數(shù)

當(dāng)FPGA產(chǎn)生中斷時(shí),，根據(jù)緩沖區(qū)的大小,，中斷函數(shù)循環(huán)對FPGA映射后的地址讀取數(shù)據(jù)。ARM與FPGA接口為16位,，使用inw讀取,，數(shù)據(jù)存放在驅(qū)動程序的緩沖區(qū)中：

應(yīng)用程序讀取數(shù)據(jù)時(shí)，調(diào)用read函數(shù),，參數(shù)buffer為用戶空間緩沖區(qū)的指針,，利用copy_to_user函數(shù)將數(shù)據(jù)從內(nèi)核空間拷貝到用戶空間，當(dāng)設(shè)備中暫時(shí)沒有數(shù)據(jù)時(shí),，讀進(jìn)程應(yīng)當(dāng)被休眠：

flag為一個(gè)標(biāo)志位,，當(dāng)flag被中斷函數(shù)設(shè)置為1時(shí)表示設(shè)備中有數(shù)據(jù)，此時(shí)讀進(jìn)程可被換醒,。

3.2.4 用戶程序及測試

設(shè)備驅(qū)動實(shí)現(xiàn)后,，需編寫相應(yīng)的用戶程序來進(jìn)行測試驅(qū)動程序和實(shí)現(xiàn)數(shù)據(jù)的網(wǎng)絡(luò)轉(zhuǎn)發(fā),。在用戶程序中，讀/寫FPGA設(shè)備使用與普通文件一樣的操作函數(shù),。移植Linux時(shí)配置好網(wǎng)卡的地址,，然后使用Socket編程實(shí)現(xiàn)數(shù)據(jù)的TCP/IP轉(zhuǎn)發(fā)，用遙測軟件接收到的數(shù)據(jù)測試如圖7所示,。

通過測試可以看到,，同步碼FDB18450被正確識別，IRIG-B解碼為當(dāng)前時(shí)間,。

4 結(jié)語

在此,，基于FPGA與ARM進(jìn)行遙測數(shù)據(jù)的幀同步遙測數(shù)據(jù)的網(wǎng)絡(luò)轉(zhuǎn)發(fā)，充分地利用了FPGA與ARM各自的特點(diǎn),，它可使FPGA+ARM在數(shù)據(jù)接收處理中得到廣泛應(yīng)用。