FPGA實驗一,、分頻計數(shù)實驗
所屬分類：源代碼
上傳者：jessicayangh
文檔大?。?span>128 K
標簽： FPGA
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文檔介紹：分頻計數(shù)實驗是verilog入門最基礎(chǔ)的實驗,。在實驗中，把分頻輸出的信號clk_div和蜂鳴器連接在一起,，大家可以真真感受到什么是分頻了,。下面的程序里，用了20bit的計數(shù)器cnt,，循環(huán)的計數(shù),，所以說一個周期有2的20次冪也即大約有1M分頻，因為主時鐘50MHz（周期就是20ns）,，所以20ms一個計數(shù)周期,。蜂鳴器就以20ms的周期性發(fā)聲，大家可以改變cnt的值看看效果,。
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