摘? 要: 闡述了基于VXI總線的時(shí)鐘源" title="時(shí)鐘源">時(shí)鐘源模塊的組成及基本原理。在該時(shí)鐘源模塊中,用FPGA器件實(shí)現(xiàn)VXI總線寄存器基接口電路" title="接口電路">接口電路,用ECL器件完成功能電路,采用移位寄存器實(shí)現(xiàn)可編程延遲時(shí)間的調(diào)節(jié),。該時(shí)鐘源模塊具有經(jīng)濟(jì)實(shí)用等特點(diǎn),。
關(guān)鍵詞: VXI總線? FPGA器件? 時(shí)鐘信號" title="時(shí)鐘信號">時(shí)鐘信號? ECL
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在高速數(shù)字電路系統(tǒng)的設(shè)計(jì)中,時(shí)鐘占有非常重要的地位,系統(tǒng)時(shí)鐘性能的好壞,直接影響到整個(gè)電路系統(tǒng)的性能。在研制VXI總線數(shù)字輸入/輸出模塊的過程中,需要用到六路激勵(lì)時(shí)鐘信號和六路響應(yīng)時(shí)鐘信號,激勵(lì)時(shí)鐘信號和響應(yīng)時(shí)鐘信號存在延時(shí)關(guān)系,。對于不同的測試電路,激勵(lì)時(shí)鐘信號和響應(yīng)時(shí)鐘信號的延時(shí)時(shí)間長度可編程調(diào)節(jié),。該時(shí)鐘源輸出時(shí)鐘頻率范圍為40MHz～1Hz;頻率的準(zhǔn)確度為0.01%;時(shí)鐘頻率穩(wěn)定度為1×10-5;時(shí)鐘帶負(fù)載能力不小于8塊數(shù)字輸入/輸出模塊;輸出信號電平為ECL電平,同時(shí)兼具TTL/CMOS電平的信號輸出功能?；赩XI總線的時(shí)鐘源模塊,采用AlTERA公司的FLEX系列的FPGA實(shí)現(xiàn)寄存器基接口電路和部分功能電路;用MOTOROLA公司的MECL集成電路,實(shí)現(xiàn)時(shí)鐘源模塊的功能電路;用LabWindows/CVI軟件設(shè)計(jì)虛擬儀器軟面板,界面友好,、操作方便,。該時(shí)鐘源模塊可以作為自行研制的VXI總線數(shù)字輸入/輸出模塊的時(shí)鐘源,可以替代同類產(chǎn)品HPE1450A。在雷達(dá)故障診斷系統(tǒng)上長期運(yùn)行的實(shí)踐表明,該電路的工作是可靠的,。
1 基于VXI總線的時(shí)鐘源模塊系統(tǒng)組成與概述
時(shí)鐘模塊為單槽,、C尺寸、寄存器基器件,整體結(jié)構(gòu)如圖1所示,。
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由圖1可以看出,時(shí)鐘模塊由接口電路和功能電路兩部分組成,。接口部分實(shí)現(xiàn)VXI初始化自檢、地址譯碼,、配置寄存器和操作寄存器的讀寫,、數(shù)據(jù)傳輸應(yīng)答等寄存器基器件接口功能。接口電路接收VXI總線的讀寫命令,完成數(shù)據(jù)傳輸,并通過對操作寄存器的讀寫,產(chǎn)生控制信號操作功能電路,。用來控制功能電路的操作寄存器分為一級分頻" title="分頻">分頻寄存器,、二級分頻寄存器、延時(shí)調(diào)節(jié)寄存器,、啟停寄存器和時(shí)鐘選擇寄存器,。接口電路全部在ALTERA公司的FLEX10K系列的可編程集成電路內(nèi)實(shí)現(xiàn)。操作寄存器輸出的控制信號,通過電平變換電路,完成COMS/TTL電平到ECL電平的轉(zhuǎn)換,供功能電路使用,。功能電路由80MHz有源晶振,、一級分頻、二級分頻,、時(shí)鐘選擇,、延時(shí)調(diào)節(jié)和輸出驅(qū)動六部分電路組成,除了晶振外,全部采用MOTOROLA公司的MECL集成電路實(shí)現(xiàn)。80MHz有源晶振輸出的時(shí)鐘信號經(jīng)過電平變換后,產(chǎn)生80MHz的ECL時(shí)鐘信號,傳送到一級分頻電路" title="分頻電路">分頻電路,。一級分頻電路對80MHz的ECL時(shí)鐘信號完成第一次分頻,分頻后的信號輸出頻率為80MHz/M,占空比為1/M,M表示一級分頻數(shù),其范圍為2≤M≤65536,。二級分頻電路對信號完成第二次分頻,80MHz的ECL時(shí)鐘信號和經(jīng)一級分頻電路分頻后產(chǎn)生的時(shí)鐘信號,同時(shí)提供給時(shí)鐘選擇電路,時(shí)鐘選擇電路選擇輸出的信號作為二級分頻的時(shí)鐘信號。80MHz有源晶振輸出的時(shí)鐘信號用兩種方式完成分頻,既可通過一級分頻后再進(jìn)行二級分頻,也可直接加到二級分頻電路上產(chǎn)生分頻信號輸出,。
兩種方式能產(chǎn)生不同頻率的輸出信號,。第一種方式的輸出信號頻率為80MHz/M×N,且2≤M≤65536,2≤N≤4096;第二種方式輸出信號的頻率為80MHz/N,且2≤N≤4096;M和N分別為一級分頻數(shù)和二級分頻數(shù),兩種方式輸出信號的占空比均為1/N。延時(shí)調(diào)節(jié)電路對第二級分頻后的信號完成移位操作,它能對輸入信號產(chǎn)生12.5ns的延遲,并輸出八路延時(shí)后的信號,將八路延時(shí)后的信號通過一個(gè)多路選擇器,選擇具有不同延遲時(shí)間的信號作為響應(yīng)時(shí)鐘信號,從而實(shí)現(xiàn)信號的延時(shí)調(diào)節(jié),。輸出驅(qū)動電路把沒有延時(shí)的信號作為激勵(lì)信號輸出,把延時(shí)調(diào)節(jié)后的信號作為響應(yīng)信號輸出,。輸出的同頻率的六路激勵(lì)信號和六路響應(yīng)信號,經(jīng)VXI背板本地總線,傳送到數(shù)字輸入輸出模塊中,作為時(shí)鐘使用。由于MOTOROL的MECL集成電路,其輸出端全部采用射級跟隨電路輸出,具有較低的輸出阻抗和較高的驅(qū)動能力,可用作六路激勵(lì)信號和六路響應(yīng)信號的驅(qū)動,。
2 接口電路工作原理
接口電路的功能可由一片可編程邏輯器件(PPGA)完成,采用ALTERA公司的FLEX10K系列的EPF10K10QC208-4芯片實(shí)現(xiàn),。FLEX10K系列的FPGA有著較低的功耗,在5V電壓下工作時(shí),其輸出高電平最小為2.4V,輸出低電平最大為0.45V;管腳處于高阻態(tài)時(shí),漏電流為-40～40μA;商業(yè)級芯片的操作環(huán)境溫度為0～85°C;其最大功耗Pmax可由公式Pmax=(Tj-Ta)/θja算出,Ta為芯片工作時(shí)的環(huán)境溫度,Tj為芯片工作時(shí)的溫度。取θja=8°C/W,、Ta=40°C,、Tj=85°C，可得Pmax=5.625W,，滿足VXI總線對接口芯片的要求,。
接口電路結(jié)構(gòu)圖如圖2所示,。它具有如下特點(diǎn):①具有VXI總線地址譯碼能力,能譯碼16位VXI總線地址,并能根據(jù)需要擴(kuò)展到24位或32位;具有16位數(shù)據(jù)的傳送能力并能根據(jù)功能進(jìn)行相應(yīng)的擴(kuò)展。②內(nèi)部寄存器分別為配置寄存器,、STATUS/ID寄存器,、儀器類型寄存器等,可根據(jù)不同模塊功能電路,設(shè)計(jì)不同的功能寄存器。③能對VXI總線的數(shù)據(jù)傳輸仲裁和應(yīng)答,。④能監(jiān)視功能電路的中斷請求,可通過軟件或外部跳線設(shè)置中斷級別,向VXI總線發(fā)中斷請求信號,完成中斷菊花鏈的傳遞,并將邏輯地址放到數(shù)據(jù)線上,。
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其中,各操作寄存器的定義如表1～4所示。
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3 功能電路工作原理
時(shí)鐘模塊的功能電路由80MHz有源晶振,、一級分頻,、二級分頻、時(shí)鐘選擇,、延時(shí)調(diào)節(jié),、輸出驅(qū)動六部分電路組成。這里僅重點(diǎn)介紹一級分頻電路和時(shí)序調(diào)節(jié)電路工作原理,其它部分不再贅述,。一級分頻電路的原理圖如圖3所示,它由四個(gè)計(jì)數(shù)器MC10H016(U11,、U12、U13,、U14)和兩個(gè)或門MC10H109(U15,、U16)組成,能實(shí)現(xiàn)2～65536范圍內(nèi)的任意分頻,。FPGA內(nèi)的寄存器實(shí)現(xiàn)分頻預(yù)置數(shù)的設(shè)置,預(yù)置數(shù)經(jīng)過MC10H124實(shí)現(xiàn)電平變換后,加到四片MC10H016的置數(shù)端,如圖3中的PF0～PF15,。當(dāng)U11計(jì)滿時(shí),即QF0～QF3為1111時(shí),計(jì)數(shù)滿輸出低電平有效信號,即TC1為低電平,TC1加載到U12的允許計(jì)數(shù)端
,作為計(jì)數(shù)器U12的允許計(jì)數(shù)信號,使U12計(jì)數(shù)器計(jì)數(shù)加1;當(dāng)U12計(jì)數(shù)滿時(shí),TC2輸出低電平有效,使計(jì)數(shù)器U13開始計(jì)數(shù);同理當(dāng)U13計(jì)滿時(shí),U14開始計(jì)數(shù)時(shí)。只有當(dāng)U11,、U12,、U13、U14同時(shí)計(jì)滿時(shí),U11,、TC2,、TC3、TC4才同時(shí)為低電平有效,TC1,、TC2,、TC3、TC4四路信號相或形成低電平有效的PEL信號,PEL信號即作分頻后的時(shí)鐘輸出,也作四片計(jì)數(shù)器的并行加載信號,。當(dāng)并行加載信號PEL為低電平有效時(shí),表示四片計(jì)數(shù)器同時(shí)計(jì)滿,預(yù)置數(shù)PF0～PF15被加載到四片MC10H016上,作為計(jì)數(shù)的起始值,重新開始計(jì)數(shù),完成了對時(shí)鐘信號CLK的分頻,分頻后的時(shí)鐘由PEL輸出,。
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延時(shí)調(diào)節(jié)電路如圖4所示。它由兩片移位寄存器MC10141(U28,、U29)和1片八選一多路選擇器MC10H164(U30)組成,完成對經(jīng)過二級分頻后的信號DIVCLK的延時(shí)處理,。延時(shí)的調(diào)節(jié)范圍為D×12.5ns,0≤D≤7,12.5ns由80MHz的時(shí)鐘信號確定。圖4中的S1,、S2確定移位的方向,。當(dāng)S1為高電平,、S2為低電平時(shí)(S2端懸空時(shí),片子的內(nèi)部邏輯使其保持為低電平),二級分頻后的信號DIVCLK作用在U28的DL端,表示信號DIVCLK在80MHz的時(shí)鐘信號作用下,依次進(jìn)行移位操作,輸出端STCLK1相對于STCLK0端有12.5ns的延時(shí),STCLK2相對于STCLK1端有12.5ns的延時(shí)。依此類推,STCLK7相對于STCLK6端有12.5ns的延時(shí),。其時(shí)序如圖5所示,。延時(shí)后的信號經(jīng)過MC10H164,可以選擇輸出具有不同延時(shí)長度的信號作為響應(yīng)時(shí)鐘信號。如選擇X7端作為輸出,則X7端相對于X0端具有7×12.5ns的延時(shí),。用該電路實(shí)現(xiàn)延遲,相比各種延遲線器件(如AD9500等)具有經(jīng)濟(jì),、實(shí)用、可靠的特點(diǎn),可以廣泛地應(yīng)用于需要延遲設(shè)計(jì)的電路中,。
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4 時(shí)鐘源電路板的設(shè)計(jì)
功能電路部分主要難點(diǎn)在于如何消除電路噪聲,。應(yīng)按高速數(shù)字電路的設(shè)計(jì)理論,盡量減少電路板中的串?dāng)_、反射,、電磁干擾,、電路噪聲等。否則,邏輯正確的電路也無法正常工作,。除了合理的電路布局和電路濾波以外,正確地設(shè)置終端匹配電路是解決問題的關(guān)鍵,。ECL器件的噪聲容限較小,約為800mV,因此過大的噪聲將使器件不能正常工作。由于ECL器件功耗大,合理的器件布局,將使器件的散熱比較均勻,防止局部溫度過高,也有利于電路板的正常工作,。
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參考文獻(xiàn)
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