引 言
隨著DSP(數(shù)字信號處理器)的廣泛應用,，基于DSP的高速信號處理PCB板的設(shè)計顯得尤為重要,。在一個DSP系統(tǒng)中,，DSP微處理器的工作頻率可高達數(shù)百MHz,，其復位線、中斷線和控制線,、集成電路開關(guān),、高精度A／D轉(zhuǎn)換電路，以及含有微弱模擬信號的電路都非常容易受到干擾,；所以設(shè)計開發(fā)一個穩(wěn)定的,、可靠的DSP系統(tǒng)，抗干擾設(shè)計非常重要,。
干擾即干擾能量使接收器處在不希望的狀態(tài),。干擾的產(chǎn)生分兩種：直接的(通過導體、公共阻抗耦合等)和間接的(通過串擾或輻射耦合),。很多電器發(fā)射源,，如光照、電機和日光燈都可以引起干擾,，而電磁干擾EMI能產(chǎn)生影響有3個必需的途徑,，即干擾源、傳播途徑和干擾受體,，只需要切斷其中的一個就可以解決電磁干擾問題,。
1 DSP系統(tǒng)的干擾產(chǎn)生分析
為了做出一個穩(wěn)定可靠的DSP系統(tǒng)，必須從各個方面來消除干擾,，即使不能完全消除,，也要盡量減少到最小。對于DSP系統(tǒng)而言,，主要干擾來自于以下幾個方面：
?、佥斎胼敵鐾ǖ栏蓴_。指干擾通過前向通道和后向通道進入系統(tǒng),，如DSP系統(tǒng)的數(shù)據(jù)采集環(huán)節(jié),，干擾通過傳感器迭加到信號上，使數(shù)據(jù)采集的誤差增大,。在輸出
環(huán)節(jié)，干擾可以將輸出的數(shù)據(jù)誤差增大,，甚至完全錯誤,，造成系統(tǒng)崩潰?？梢院侠砝霉怦钇骷p小輸入輸出通道干擾,，對于傳感器和DSP主系統(tǒng)的干擾可利用電氣隔離來陽檔千擾講入。
?、陔娫聪到y(tǒng)的干擾,。整個DSP系統(tǒng)的主要干擾源,。電源在向系統(tǒng)提供電能的同時也將其噪聲加到供電的電源上，必須在電源芯片電路設(shè)計時對電源線進行退耦,。
?、劭臻g輻射耦合干擾。經(jīng)過輻射的耦合通常稱為串擾,。串擾發(fā)生在電流流經(jīng)導線時產(chǎn)生的電磁場,，而電磁場在鄰近的導線中感應瞬態(tài)電流，造成臨近的信號失真,，甚至錯誤,。串擾的強度取決于器件、導線的幾何尺寸及相隔距離,。在DSP布線時,，信號線間距越大，距離地線越近,，就越可以有效地減小串擾,。
2 針對產(chǎn)生干擾的原因設(shè)計PCB
下面給出如何在DSP系統(tǒng)的PCB制作過程中減小各種干擾的方法。
2.1 多層板的層疊式設(shè)計
DSP高速數(shù)字電路中,，為了提高信號質(zhì)量,，降低布線難度，增加系統(tǒng)的EMC,，一般采用多層板的層疊式設(shè)計,。層疊式設(shè)計可以提供最短的回流路徑，減小耦合面積,，抑制差模干擾,。在層疊式設(shè)計中，分配專門的電源層和地層,，并且地層和電源層緊耦合對抑制共模干擾有好處(利用相鄰的平面降低電源平面交流阻抗),。以圖1所示的4層板為例來說明層疊式的設(shè)計方案。
采用這種4層PCB設(shè)計的結(jié)構(gòu)有很多優(yōu)點,。在頂層(top層)下面有一層電源層,，元器件的電源引腳可以直接接到電源，不用穿過地平面,。關(guān)鍵的信號選布在底層(bottorn層),，使重要的信號走線空間更大，器件盡量放在同一層面上,。若沒有必要,，不要做2層零件的板子，這樣會增加裝配時間和裝配復雜度,。如top層,，只有當top層組件過密時,，才將高度有限并且發(fā)熱量小的器件，像退耦電容(貼片)放在bottom層,。對于DSP系統(tǒng)可能有大量的線要布,，采用層疊式設(shè)計，可以在內(nèi)層走線,。如果按照傳統(tǒng)的通孔會浪費很多寶貴的走線空間,，可以利用盲埋孔(blind／buried via)來增加走線面積。
2.2 布局設(shè)計
為了使DSP系統(tǒng)獲得最佳性能,，元器件的布局是非常重要的,。首先放置DSP、Flash,、SRAM和CPLD器件,，這耍慎重考慮走線空間，然后按功能獨立原則放置其他IC,，最后考慮I／O口的放置,。結(jié)合以上布局再考慮PCB的尺寸：若尺寸過大，會使印制線條太長,，阻抗增加,，抗噪聲能力下降，制板費用也會增加,；如果PCB太小,，則散熱不好，而且空間有限,，鄰近的線條容易受到干擾,。所以要根據(jù)實際需要選擇器件，結(jié)合走線空間,，大體上算出PCB的大小,。在對DSP系統(tǒng)布局時，以下器件的擺放位置要特別注意,。
(1) 高速信號布局
在整個DSP系統(tǒng)中,DSP與Flash,、SRAM之間是主要的高速數(shù)字信號線，所以器件之間的距離要盡量近,，其連線盡可能短,，并且直接連接。因此,，為了減小傳輸線對信號質(zhì)量的影響，高速信號走線應盡量短,。還要考慮到很多速度達到幾百MHz的DSP芯片,，需要做蛇型繞線(delay tune),。這在下面布線中將重點闡述。
(2) 數(shù)模器件布局
在DSP系統(tǒng)中大多不是單一的功能電路,，大量應用了CM0S的數(shù)字器件和數(shù)字模擬混合器件,，所以要將數(shù)／模分開布局。模擬信號器件盡量集中,，使模擬地能夠在整個數(shù)字地中間畫出一個獨立的屬于模擬信號的區(qū)域,，避免數(shù)字信號對模擬信號的干擾。對于一些數(shù)?；旌掀骷?，如D／A轉(zhuǎn)換器，傳統(tǒng)上將其看作模擬器件,，把它放在模擬地上,，并且給其提供一個數(shù)字回路，讓數(shù)字噪聲反饋回信號源,，減小數(shù)字噪聲對模擬地的影響,。
(3) 時鐘的布局
對于時鐘、片選和總線信號,，應盡量遠離I／O線和接插件,。DSP系統(tǒng)的時鐘輸入，很容易受到干擾,，對它的處理非常關(guān)鍵,。要始終保證時鐘產(chǎn)生器盡量靠近DSP芯片，使時鐘線盡量短,。時鐘晶體振蕩器的外殼最好接地,。
(4)退耦布局
為了減小集成電路芯片電源上的電壓瞬時過沖，對集成電路芯片加退耦電容,，這樣可以有效地去除電源上毛刺的影響,，并減少在PCB上的電源環(huán)路反射。加退耦電容可以旁路掉集成電路器件的高頻噪聲,，還可以作為儲能電容,，提供和吸收集成電路開關(guān)門瞬間的充放電能。
在DSP系統(tǒng)中,，對各個集成電路安放退耦電容,，像DSP、SRAM,、Flash等,，在芯片的每個電源和地之間添加，而且要特別注意,，退耦電容要盡量靠近電源提供端(source)和IC的零件腳(pin),。保證從電源提供端(sotlrce端)和進入IC的電流的純凈,，并且盡量能讓噪音的路徑縮短。如圖2所示,，處理電容時,，使用大的過孔或多個過孔，且過孔到電容間的連線應盡量短,、粗,。2個過孔距離遠時，因為路徑太大,，不好,；最好的就是退耦電容的2個過孔越近越好，可以使噪聲以最短路徑到地,。
另外在電源輸入端或電池供電的地方加上高頻電容是非常有利的,。一般情
況下，對退耦電容的取值不是很嚴格,，一般按C=l／,，計算，即頻率為10 MHz時取0．1μF的電容,。
(5) 電源的布局
在進行DSP系統(tǒng)開發(fā)時,，電源需要慎重考慮。因為一些電源芯片發(fā)熱量很大,，應優(yōu)先安排在利于散熱的位置,，要與其他元器件隔開一定距離?？梢岳眉由崞蛟谄骷旅驿併~來進行散熱處理,。注意在開發(fā)板底層不要放置發(fā)熱組件。
(6) 其他注意
對于DSP系統(tǒng)其他組件的布局應該盡量考慮到焊接方便,、調(diào)試方便和美觀等要求,。如對電位器、可調(diào)電感線圈,、可變電容器,、撥碼開關(guān)等可調(diào)器件要結(jié)合整體結(jié)構(gòu)放置。對于超過15 g的器件要加固定支架再焊接,，特別注意要留出PCB的定位孔及固定支架所占用的位置,。PCB邊緣的元器件離PCB板邊距離一般不要小于2 mm，PCB最好為矩形,，長寬比為3：2或4;3,。
2.3布線設(shè)計
在綜合考慮到增加DSP系統(tǒng)抗干擾性，增強EMC能力進行布局后，布線也要有一些措施和技巧,。
(1) DSP的布線
布線大體上是從核心器件開始,，并以其為中心展開。對于DSP這種PQFP(Plastic Quad FIat Pack)或BGA(BaIl Grid Arrayr)封裝的器件,，如圖3所示，應先根據(jù)SRAM,、Flash和CPLD的布局位置大體判斷出走線方向,，對引腳進行扇出(fanout)操作。特別是對于QFP&BGA類型的器件,，扇出就顯得尤其重要,。在布線開始之初，就先把BGA類型器件的引腳作扇出,，可以為后面的布線節(jié)省時間,，并可以提高布線的質(zhì)量和效率。在布線時,，合理利用EDA工具的特點,，比如power PCB的dynamicc rou-ting，可以最優(yōu)計劃空間,。用dynamic的時候,，這個功能會自動讓線與線之間的空間保持在規(guī)則里面，不浪費空間,，減少后續(xù)修改,，提高布線的質(zhì)量和效率。
對于高速DSP還要注意串擾及蛇行(delay tune)走線處理,。蛇行走線處理,，如圖4所示，可以保證信號的完整性,，還要保證高速信號參考平面的連續(xù)性,。在需要作平面分割的時候，一定注意不要讓高速線跨不連續(xù)的平面,；非要跨,，就加跨平面的電容，如圖5所示,。
當信號線(trace)間隔3倍信號線寬時,，信號間相互串擾(coupling)的幾率只有25％左右，這樣就可以達到抗電磁干擾(EMI)的要求,。所以,，像CLK和SRAM這些高速信號線，切記與它旁邊的信號線遠離3倍寬以上，調(diào)等長時,，即蛇型走線,，線與線的寬度也要3倍信號線寬以上，包括對于其本身的信號線也要3倍信號線寬,。如圖6所示,，線寬5 mil*，繞線本身內(nèi)部的距離是15mil,，大于等于3倍的線寬,。
(2) 時鐘的布線
對于時鐘信號，要使其對于其他信號的走線距離盡量大,，保證在4倍線寬以上的距離,，并且在時鐘(零件)的下面不要走線；對于模擬電壓輸入線,，參考電壓端和I／0信號線盡量遠離時鐘,。
(3) 對系統(tǒng)電源的處理
電源是系統(tǒng)中最重要的部分。在PCB的層疊設(shè)計中分配了單獨的電源層,，但由于一個DSP系統(tǒng)有多種數(shù)字和模擬器件,，這樣所用到的電源也有多種，所以對電源層進行了分割,，使相同電源特性的器件分割在同一區(qū)域內(nèi),，可就近連接到電源層。但要特別注意,，進行分割的時候要注意使參考電源平面的信號連續(xù),。經(jīng)過實驗證明，40 mil的線寬,，可以通過的電流能保證有l(wèi) A,；對于過孑L，鉆徑為16 mil的可以通過1 A的電流,，所以對于DSP系統(tǒng),，電源線大于20 mil即可。對于電源線上的電磁輻射防護要注意以下幾點：
◆用旁路電容限制電路板上交流電流的泄漏,；
◆在電源線上串接共模扼流圈(common modechoke),，以抑制流經(jīng)線中的共模電流；
◆布線靠近,，減小磁輻射面積,。
(4) 對接地的處理
在所有的EMC問題中，主要問題都是不適當?shù)慕拥囟鸬?。地線處理的好壞直接影響系統(tǒng)的穩(wěn)定可靠,。接地有以下作用：
◇降低輸出線上的共模電壓VCM,；
◇減小對靜電(ESD)的敏感；
◇減小電磁輻射,。
高頻數(shù)字電路和低頻模擬電路的地回路絕對不能混合,，必須將數(shù)／模地分開，因為數(shù)字電路高低電位切換時會在電源和地產(chǎn)生噪聲,；若地平面不分開,，模擬信號依然會被地噪聲干擾。所以對高頻信號應采用多點串聯(lián)接地,，盡量加粗縮短地線,，這樣除減小壓降外，更重要的是降低耦合噪聲,。但對于一個系統(tǒng)而言，無論怎樣分,，最終的大地只有一個,，只是瀉放途徑不同而已，所以最后通過磁珠或0 n電阻,，將數(shù)字地和模擬地連在一起來消除混合信號的干擾,。
地平面分割時，必須保證參考平面的連續(xù)性,。像數(shù)／模共存的PCB板,，若模擬信號線走的距離比較遠，應盡量使其參考回流路徑也是模擬地,。這意味著在地層要沿模擬信號的路徑割一個模擬地,，使其參考模
擬地，保證其參考平面的連續(xù)性,。
(5) 其他注意事項
?、僭诓季€時，導線的拐角處一般不要走成90°折線,，以減小高頻信號對外的發(fā)射耦合,。
②對PCB鋪銅時,，盡量避免使用大面積銅箔,，否則經(jīng)過長時間受熱，易發(fā)生銅箔脫落現(xiàn)象,；必須用大面積銅箔的時候可以用柵格替代,，這樣有利于排除銅箔與基板之間粘合劑受熱產(chǎn)生揮發(fā)性氣體。在貫穿的零件腳上(DIPPIN)鋪的銅箔最好也用熱焊盤(thermal)處理,；應避免虛焊,，提高良品率，如圖7所示。
?、圯斎肱c輸出的邊線應避免相臨平行,，以避免產(chǎn)生反射干擾；必要時加地線隔離,。兩相鄰層的布線要互相垂直,，平行容易產(chǎn)生耦合。
?、軐τ贗／0,，最好能夠把各自參考平面的不同區(qū)域分割開，使不同的I／O信號不會相互之間干擾,，如圖8所示,。
結(jié) 語
本文先通過對DSP系統(tǒng)所受到的干擾進行分析，找出可能產(chǎn)生干擾的主要原因,，然后針對各種原因,，利用PCB板的層疊式設(shè)計、器件布局以及詳細的布線方法,，從各個方面將DSP系統(tǒng)可能產(chǎn)生的干擾減到最小,。文中各種減小干擾的方法已經(jīng)應用于實際的DSP系統(tǒng)的開發(fā)(TI公司的DSP芯片TMS320LF2407)，其效果良好,。