芯片未來發(fā)展路線圖是什么樣的,？

上個月中，SEMICON West 2022于舊金山的 Moscone 中心隆重舉行,。展會前,，Imec 在Moscone 中心附近的Marriott Marquee 舉辦了一場技術(shù)論壇。近年來,，Imec 論壇已經(jīng)從我介紹的工藝技術(shù)轉(zhuǎn)向更多的系統(tǒng)和應(yīng)用論壇,，但仍有一些工藝內(nèi)容。

　　在 Luc Van den hove 的演講中,，他展示了如圖 1 所示的路線圖幻燈片,。

圖 1. Imec 路線圖

　　對于某些圈子里關(guān)于摩爾定律死亡的所有討論，Imec 路線圖展示了十多年的持續(xù)邏輯擴展,。

　　在 N2 節(jié)點上,，Imec 展示了向 Gate-All-Around (GAA) 納米片的過渡,，三星正在為其 3nm 節(jié)點引入 GAA 納米片，英特爾和臺積電宣布用于 2nm（英特爾 20A）的 GAA 納米片,。經(jīng)過兩代納米片后,，Imec 過渡到了 Forksheets。這是納米片的一種變體,，可降低cell的軌道高度,。目前，我不清楚 Imec 的 Forkseheet 提案在設(shè)備制造商中的吸引力有多大,，因為我真的沒有看到除Imec 之外的 供應(yīng)商在Forksheets 上做任何的工作,。在 Forksheet 的兩代之后，Imec 開始引入 CFET,。供應(yīng)商們在 CFET 方面做了大量工作,，尤其是英特爾和臺積電。上一代 CFET 引入了原子級薄片,。

　　在 Geert Van der Plas 的演講中,，關(guān)于潛在路線圖的更多細節(jié)被提出。

圖 2. Imec 路線圖晶體管密度

　　從圖 2 中可以看出,，盡管密度繼續(xù)增加,，但速率下降到每個節(jié)點的 1.2 倍至 1.3 倍。

　　圖 3 顯示了標準單元,、背面,、生產(chǎn)線后端和 CMOS 2.0 創(chuàng)新的擴展路線圖的一些額外細節(jié)。標準單元微縮越來越受到設(shè)計-技術(shù)-協(xié)同優(yōu)化 (DTCO) 的推動,，例如單擴散中斷（single diffusion break）,、有源柵極上的接觸（contact over active gate）、叉板墻（forksheet wall）等,。晶圓背面正成為通過背面功率傳輸進行微縮的關(guān)鍵部分,。BEOL 將需要新的材料和圖案化技術(shù)來支持更密集的設(shè)備。

圖 3. 晶體管縮放創(chuàng)新

        圖 4 展示了晶圓背面的一些選項,，不僅提供背面功率傳輸,，還可能包含有源器件。

圖 4. 背面選項

　　之后,，我參加了由 Linx Consulting 主持的“與制造 3D 設(shè)備和結(jié)構(gòu)相關(guān)的獨特挑戰(zhàn)，包括 GAA,、3D DRAM 和 3D NAND”技術(shù)講座,。

　　三星的演講者 Nabil Mistkawi 表示，在 7nm 及以下的drying 可能需要五個步驟來防止圖案塌陷（pattern collapse）,，這確實說明了前沿技術(shù)帶來的制造困難.

　　Screen 的 Ian Brown 更詳細地介紹了前沿的圖案塌陷以及cleaning 和drying挑戰(zhàn),。

　　對于邏輯器件，淺溝槽隔離/鰭的形成和多晶硅后蝕刻是關(guān)鍵步驟。納米片增加了很多表面,，其中一些是隱藏的,，水平納米片釋放非常關(guān)鍵。3D NAND 氮化硅去除需要一個快速的過程,，但您必須避免二氧化硅沉淀,。DRAM 有源和電容器的形成非常關(guān)鍵。

　　拉普拉斯壓力和表面張力會導(dǎo)致 3D 結(jié)構(gòu)坍塌,。Spin dryers已被 IPA dryers取代,，但它們對表面狀態(tài)很敏感。今天,，在干燥前修改親水表面使其具有疏水性是最先進的邏輯,。

　　在工業(yè)早期，顆粒通過在其下方蝕刻去除,，然后過渡到兆聲波（megasonics）,，但在 65nm 以下存在損壞問題。今天使用spin cleaners ,，但如果壓力過高,，它們會造成損壞。目前可用的最佳drying技術(shù)是超臨界二氧化碳,，但由于設(shè)備成本的原因,，它速度慢且成本高。

　　最后,，應(yīng)用材料公司的 Aviram Tam 討論了檢測和計量挑戰(zhàn),。3D 結(jié)構(gòu)需要一種可以查看結(jié)構(gòu)的技術(shù)。高能電子束能夠觀察結(jié)構(gòu)并表征結(jié)構(gòu)尺寸與深度的關(guān)系,。隨著 EUV 光學(xué)覆蓋的出現(xiàn)不再足夠準確,，這里也正在研究 eBeam。

　　未來二十年,，芯片要到這些墻

　　近日,，在 SEMICON West 開始之前，imec 舉辦了年度國際技術(shù)論壇 (ITF),。會上,，imec 總裁兼首席執(zhí)行官 Luc Van den hove 介紹了他對 20 年技術(shù)路線圖的看法，他表示,，該路線圖比該行業(yè)過去幾十年取得的成就更加激進,。而imec將利用我們的核心半導(dǎo)體專業(yè)知識，通過在半導(dǎo)體技術(shù)層面,、系統(tǒng)和應(yīng)用層面的共同創(chuàng)新,。

　　Luc Van den hove首先表示,，半導(dǎo)體行業(yè)長期以來一直遵循傳統(tǒng)的Dennard 縮放推動行業(yè)發(fā)展，它希望以更低的功耗和更低的成本提供更高的性能和更高的密度,?！暗@個一維版本的路線圖在未來可能已經(jīng)不夠用了，”Luc Van den hove說,?！拔覀儗⒉坏貌会槍μ囟☉?yīng)用調(diào)整我們的設(shè)備?！?/p>

　　傳統(tǒng)的擴展在功率,、性能、擴展和成本方面遇到了多重障礙,。而只是基于光刻的微縮也變得越來越難,。“它并沒有停止,，而是變得越來越難,。我們習(xí)慣于從節(jié)點到節(jié)點的單個晶體管的性能改進一直在放緩。這就是我們必須進行大規(guī)模并行化的原因,?！盠uc Van den hove強調(diào)。

　　系統(tǒng)性能越來越受到核心處理器和內(nèi)存之間的數(shù)據(jù)路徑限制的支配,，這造成了數(shù)據(jù)處理限制,，尤其是在 AI 應(yīng)用程序中?！斑@就是我們所說的記憶墻,。內(nèi)存峰值帶寬無法跟上處理器峰值吞吐量，”Van den hove 接著說,。

　　另一面墻是電源墻,。“將所有功率輸入我們的芯片變得越來越難,，而且從每個芯片中提取熱量也變得越來越難,。因此，我們需要新的冷卻技術(shù),，”Van den hove 表示,。

　　成本也在爆炸式增長，這是芯片未來面臨的另一堵墻,，這個問題則需要通過復(fù)雜性增加來彌補,。

　　“傳統(tǒng)的縮放顯然正在擊中許多這樣的墻，我們將不得不開發(fā)技術(shù)解決方案來真正拆除這些墻,，以使摩爾定律得以延續(xù),，”Van den hove 說。

　　對于這種墻壁拆除,，需要多種方法,，包括尺寸縮小、新開關(guān)/晶體管的開發(fā),、第三維度的增加使用以及設(shè)計優(yōu)化的系統(tǒng)級方法,。

　　而按照Van den hove的說法，我們3 年內(nèi)需要High NA EUV光刻機

　　Imec 主持了一些關(guān)于 EUV 的最早工作,，Van den hove 表示,，隨著 EUV 進入大批量制造，光刻路線圖最近經(jīng)歷了“驚人的推動”,?！斑@發(fā)生在5納米節(jié)點。這比最初預(yù)期的要難得多,。這要花更長的時間,，但要感謝 ASML 和蔡司等公司的非凡奉獻和承諾，”他說,?！拔覀兿嘈女?dāng)前版本的 EUV 可以擴展到2納米甚至更遠的節(jié)點，但要超越這一點,，我們將需要下一個版本的 EUV,。” 這將需要開發(fā)更大的鏡頭和新的系統(tǒng)平臺,。光學(xué)器件必須符合驚人的規(guī)格,，直徑為 1 米的鏡頭，其精度將超過 20 皮米,?！叭绻覀儗⑵渫茢酁榈厍虻拇笮。@意味著我們必須以人類頭發(fā)粗細的精度來打磨地球,。這令人難以置信,，令人難以置信，”Van den hove說,?！拔覀冾A(yù)計第一臺機器將在明年準備就緒?！?/p>

　　High NA EUV 的引入也將在工藝方面帶來許多挑戰(zhàn),。“為了以積極主動的方式解決這些問題,，我們正在與 ASML 一起建立一個聯(lián)合High NA 實驗室,，該實驗室圍繞第一臺原型機建造,，將與 TEL 軌道連接，并配備最先進的計量能力,。我們這樣做是因為及時引入High NA EUV 的挑戰(zhàn)將是巨大的,，”Van den hove 說?！皬牡谝慌_ EUV 掃描儀到投入大批量生產(chǎn),，我們花了大約 10 年的時間。對于High NA,，我們將有更少的時間,，只有三年。為了避免在制造中引入這種情況,，我們正在建立一個非常密集的計劃,，以開發(fā)所有關(guān)鍵的支持構(gòu)建模塊，例如掩模技術(shù)和使用濕式或干式紫外線抗蝕劑的材料,?！?/p>

　　與此同時，Van den hove 還談了一些設(shè)備的創(chuàng)新

　　Van den hove 描述了幾項針對破壞性晶體管架構(gòu)提出的創(chuàng)新,，以實現(xiàn)進一步的擴展,，包括由納米片堆疊構(gòu)成的環(huán)柵設(shè)計（gate-all-around），以及一種稱為叉片（forksheet ）器件的新晶體管概念,，其中 N 和 P溝道晶體管靠得更近,。“這種forksheet 設(shè)備,，我們將其視為標準納米片概念的延伸,，我們相信它將在相當(dāng)于一納米一代的情況下推出，”Van den hove 說,。他還描述了一種將 N 和 P 溝道晶體管堆疊在彼此頂部的選項,，稱為互補 FET (CFET) 器件。

　　“很明顯,，您可以在縮小單元尺寸方面實現(xiàn)另一個非常重要的步驟,，但顯然是以更復(fù)雜的接觸方案來接觸源極和漏極區(qū)域為代價的。但我們相信,，我們已經(jīng)找到了開發(fā)的集成方案,，可以通過優(yōu)化外延工藝、圖案化工藝以及利用非常復(fù)雜的沉積工藝來實現(xiàn)接觸結(jié)構(gòu),，從而實現(xiàn)這種晶體管,，”Van den hove 說。

　　其他創(chuàng)新包括減少硅溝道的厚度以減少通道長度。這可以通過使用新材料來實現(xiàn),，如用二維材料,、原子平坦的單層（例如，鎢或鉬的硫化物或硒化物）代替硅,?！拔覀冏罱故玖耸褂?300 毫米設(shè)備制造的第一批設(shè)備，”他說,。

　　Van den hove 表示，持續(xù)的尺寸縮放,、新的晶體管架構(gòu),、新材料的引入以及創(chuàng)新的互連架構(gòu)（埋入式電源軌）相結(jié)合將是成功的秘訣。他說：“我們相信,，我們可以為未來 8 到 10 代芯片提出路線圖——以 2 到 2 年半的節(jié)奏推出——這將為我們帶來未來 20 年的路線圖,。

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