芯片從設(shè)計(jì)到制造，再到封裝測(cè)試，點(diǎn)沙成金的過(guò)程中耗費(fèi)了大量的人力物力財(cái)力，每一個(gè)環(huán)節(jié)的質(zhì)量、性能、良率都需要嚴(yán)格把控。眾所周知，單純的芯片測(cè)試并不能為芯片增加功能，也不能提升芯片性能。但芯片測(cè)試卻貫穿于半導(dǎo)體研發(fā)到量產(chǎn)的全部流程，成為半導(dǎo)體制造無(wú)法繞開(kāi)的一環(huán)。芯片測(cè)試主要包括晶圓測(cè)試CP和成品測(cè)試FT，通過(guò)測(cè)試，廠商能夠及時(shí)發(fā)現(xiàn)芯片設(shè)計(jì)制造問(wèn)題，從而提高芯片生產(chǎn)良率，保證出貨質(zhì)量。

在半導(dǎo)體測(cè)試設(shè)備市場(chǎng)中，ATE測(cè)試設(shè)備占據(jù)了半導(dǎo)體測(cè)試設(shè)備的三分之二。其中，以泰瑞達(dá)（TERADYNE）和愛(ài)德萬(wàn)測(cè)試的技術(shù)實(shí)力最為強(qiáng)勁，掌控著全球半導(dǎo)體測(cè)試設(shè)備90％的市場(chǎng)份額。泰瑞達(dá)技術(shù)積累雄厚，擁有完整的半導(dǎo)體測(cè)試解決方案，持續(xù)保障芯片質(zhì)量，降低客戶測(cè)試成本。據(jù)泰瑞達(dá)銷(xiāo)售副總經(jīng)理黃飛鴻介紹，面向SoC測(cè)試，泰瑞達(dá)已經(jīng)推出了多款測(cè)試平臺(tái)，包括J750、UltraFLEX、EAGLE TEST SYSTEM等多個(gè)系列的測(cè)試設(shè)備。

在黃飛鴻看來(lái)，一定程度上，測(cè)試時(shí)間就等同于測(cè)試成本。因此，如何提升芯片測(cè)試效率，降低測(cè)試成本，已經(jīng)成為當(dāng)前半導(dǎo)體市場(chǎng)亟待解決的難題。在UltraFLEX測(cè)試設(shè)備的基礎(chǔ)上，泰瑞達(dá)推出了UltraFLEXplus，采用了全新PACE架構(gòu)，結(jié)合IG－XL軟件，為半導(dǎo)體測(cè)試市場(chǎng)又添利器。

芯片工藝持續(xù)下探，測(cè)試挑戰(zhàn)日益突顯

從半導(dǎo)體制程工藝的演進(jìn)過(guò)程來(lái)看，可大致將其分為三個(gè)時(shí)代。可以看到，從1990年至2025年，半導(dǎo)體工藝逐漸從0．8um下探至3nm甚至2nm，隨著半導(dǎo)體工藝不斷演進(jìn)，芯片尺寸越來(lái)越小，片上晶體管集成度也越來(lái)越高。這就意味著芯片上集成了更多的模擬、數(shù)據(jù)傳輸和接口功能。相應(yīng)地，芯片測(cè)試技術(shù)也隨之不斷演進(jìn)，以滿足日趨復(fù)雜的芯片功能需求。

“先進(jìn)工藝的演進(jìn)帶來(lái)了測(cè)試時(shí)間的增加。”黃飛鴻指出，日趨龐大的芯片規(guī)模持續(xù)拉高了芯片設(shè)計(jì)復(fù)雜度，對(duì)于SCAN、BIST、標(biāo)準(zhǔn)化接口等測(cè)試需求也隨之提高。以處理器芯片為例，SCAN和BIST測(cè)試是檢驗(yàn)工藝成熟度的標(biāo)準(zhǔn)，工藝尺寸越小，測(cè)試時(shí)間越長(zhǎng)。而對(duì)于模擬和射頻芯片來(lái)說(shuō)，Trimming測(cè)試則占據(jù)了越來(lái)越多的時(shí)間。

此外，單工位測(cè)試嚴(yán)重拖慢了芯片測(cè)試速度，拉長(zhǎng)了測(cè)試時(shí)間，從而導(dǎo)致測(cè)試成本在整體芯片售價(jià)中占比很高。先進(jìn)工藝越往下探，對(duì)測(cè)試設(shè)備并行測(cè)試能力的要求就越高。而在工藝下探至10nm以下，晶體管數(shù)量增速已經(jīng)遠(yuǎn)超過(guò)芯片測(cè)試技術(shù)的更新速度，接口板與測(cè)試工位也不可能無(wú)限制增加，ATE測(cè)試設(shè)備面臨著新一輪挑戰(zhàn)。

“另一個(gè)（ATE測(cè)試設(shè)備面臨的）挑戰(zhàn)是，隨著工藝尺寸縮減至10nm及以下，晶圓初次量產(chǎn)的良率不斷下降。”黃飛鴻表示，單芯片尺寸（die size）則從原來(lái)的200mm2增大到800mm2，相應(yīng)失效密度也在不斷提高。對(duì)于800mm2的die size，10nm工藝下，晶圓初次量產(chǎn)良率還不足10％。

底層架構(gòu)升級(jí)，為芯片測(cè)試降本增效

面對(duì)復(fù)雜度更高的手機(jī)、處理器、射頻等芯片，泰瑞達(dá)推出了UltraFLEXplus高性能SoC測(cè)試平臺(tái)。在UltraFLEX系列測(cè)試平臺(tái)的基礎(chǔ)之上，該平臺(tái)對(duì)探測(cè)器接口板進(jìn)行了全新設(shè)計(jì)，并首次采用了PACE多控制器架構(gòu)。“從J750到UltraFLEX，再到UltraFLEXplus，泰瑞達(dá)采用了統(tǒng)一的軟件平臺(tái)IG－XL。”在黃飛鴻看來(lái)，這也是泰瑞達(dá)最大的競(jìng)爭(zhēng)優(yōu)勢(shì)，測(cè)試程序可全面兼容，直接提高了工程師開(kāi)發(fā)效率。

區(qū)別于前代接口板設(shè)計(jì)，UltraFLEXplus采用全新Broadside技術(shù)，接口板尺寸增大，PCB層數(shù)將大幅縮減20％。“若PCB層數(shù)很多，加工難度將會(huì)帶來(lái)更大的失效率。”另一方面，全新的接口板管腳呈對(duì)稱分布，布局布線更加清晰，有效減少了繞線長(zhǎng)度，能夠有效減少PCB板卡設(shè)計(jì)要求，大幅提高信號(hào)完整性和電源完整性，并行測(cè)試能力也隨之提高。

“PACE多控制器架構(gòu)是UltraFLEXplus測(cè)試平臺(tái)獨(dú)有架構(gòu)，能夠?qū)⑺懔ο路牛嵘幚硇省！秉S飛鴻表示，PACE架構(gòu)通過(guò)中間工作站主控，將算力全部下放至每塊板卡上，由每塊板卡獨(dú)立CPU來(lái)執(zhí)行指令和測(cè)量計(jì)算。此外，UltraFLEXplus搭載了第三代數(shù)字板卡，采用開(kāi)放式、可升級(jí)、分布式計(jì)算等架構(gòu)，能夠整體提高測(cè)試效率，結(jié)合IG－XL軟件平臺(tái)，縮減了20％的工程開(kāi)發(fā)時(shí)間，能夠在更少時(shí)間內(nèi)開(kāi)發(fā)出更優(yōu)化的測(cè)試程序。

寫(xiě)在最后

據(jù)黃飛鴻介紹，UltraFLEX測(cè)試平臺(tái)全球裝機(jī)量已經(jīng)達(dá)到5000套，而IG－XL軟件平臺(tái)裝機(jī)也超過(guò)了12000套。自2020年以來(lái)，UltraFLEXplus全球裝機(jī)量也已經(jīng)接近600套，已經(jīng)在兩家主要晶圓代工廠以及5家OSAT安裝使用。泰瑞達(dá)具備豐富的市場(chǎng)驗(yàn)證經(jīng)驗(yàn)，UltraFLEXplus新平臺(tái)發(fā)布一年半時(shí)間內(nèi)，已經(jīng)獲得了主要客戶的廣泛好評(píng)，應(yīng)用在數(shù)字計(jì)算芯片領(lǐng)域。