3nm制程工藝將于今年進(jìn)行試產(chǎn),，不出意外的話，2022年量產(chǎn)沒有問題,。在此基礎(chǔ)上,，業(yè)界對2nm工藝的進(jìn)展投入了更多的關(guān)注,，特別是臺積電于2020下半年宣布2nm制程獲得重大突破之后，人們對其更加期待了,。

　　與此同時(shí),，就在前不久，有19個(gè)歐盟成員國簽署了一項(xiàng)聯(lián)合聲明,，為“加強(qiáng)歐洲開發(fā)下一代處理器和半導(dǎo)體的能力”進(jìn)行合作,。其中包括逐漸向2nm制程節(jié)點(diǎn)發(fā)展的領(lǐng)先制造技術(shù)。此外,，日本正在與臺積電一起建立先進(jìn)的IC封裝和測試工廠,。中國臺灣半導(dǎo)體研究中心（TSRI）開始與日本產(chǎn)業(yè)技術(shù)總合研究所（AIST）合作，開發(fā)新型晶體管結(jié)構(gòu),。日本媒體指出,，這有助于制造2nm及更先進(jìn)制程芯片，他們計(jì)劃將合作成果應(yīng)用在2024年后的新一代先進(jìn)半導(dǎo)體當(dāng)中,。而2024年正是臺積電2nm制程的量產(chǎn)年,。

　　目前，距離2nm試產(chǎn)還有一段時(shí)間,，各方面都在積極籌備當(dāng)中,，圍繞著晶圓廠臺積電，各大半導(dǎo)體設(shè)備供應(yīng)商,、材料工藝服務(wù)商,、EDA工具廠商，以及主要客戶,，都開始將越來越多的精力向2nm轉(zhuǎn)移,。

　　晶圓廠

　　目前來看，在3nm和2nm制程方面,，臺積電相對于三星的領(lǐng)先優(yōu)勢很明顯,，特別是2nm，還看不到來自于三星的權(quán)威信息,。

　　2019年,，臺積電率先開始了2nm制程技術(shù)的研發(fā)工作。相應(yīng)的技術(shù)開發(fā)的中心和芯片生產(chǎn)工廠主要設(shè)在臺灣地區(qū)的新竹,，同時(shí)還規(guī)劃了4個(gè)超大型晶圓廠,，主要用于2nm及更先進(jìn)制程的研發(fā)和生產(chǎn),。

　　臺積電2019年成立了2nm專案研發(fā)團(tuán)隊(duì)，尋找可行路徑進(jìn)行開發(fā),。在考量成本,、設(shè)備相容、技術(shù)成熟及效能表現(xiàn)等多項(xiàng)條件之后,，決定采用以環(huán)繞閘極（Gate-all-around,，GAA）制程為基礎(chǔ)的MBCFET架構(gòu)，解決FinFET因制程微縮產(chǎn)生電流控制漏電的物理極限問題,。MBCFET和FinFET有相同的理念,，不同之處在于GAA的柵極對溝道的四面包裹，源極和漏極不再和基底接觸,。

　　根據(jù)設(shè)計(jì)的不同，GAA也有不同的形態(tài),，目前比較主流的四個(gè)技術(shù)是納米線,、板片狀結(jié)構(gòu)多路橋接鰭片、六角形截面納米線,、納米環(huán),。與臺積電一樣，三星對外介紹的GAA技術(shù)也是Multi-Bridge Channel FET（MBCFET）,，即板片狀結(jié)構(gòu)多路橋接鰭片,。不過，三星在3nm節(jié)點(diǎn)處就使用了GAA,，而臺積電3nm使用的依然是FinFET工藝,。

　　按照臺積電給出的2nm工藝指標(biāo)，Metal Track（金屬單元高度）和3nm一樣維持在5x,，同時(shí)Gate Pitch（晶體管柵極間距）縮小到30nm,，Metal Pitch（金屬間距）縮小到20nm，相比于3nm都小了23%,。

　　按照規(guī)劃,，臺積電有望在 2023 年中期進(jìn)入 2nm 工藝試生產(chǎn)階段，并于一年后開始批量生產(chǎn),。2020年9月,，據(jù)臺灣地區(qū)媒體報(bào)道，臺積電2nm工藝取得重大突破,，研發(fā)進(jìn)度超前,，業(yè)界看好其2023年下半年風(fēng)險(xiǎn)試產(chǎn)良率就可以達(dá)到90%。

　　目前,，除了晶圓廠建設(shè),、臺積電2nm人才安排和培育方面的工作也正在有條不紊地進(jìn)行著,，據(jù)報(bào)道，該公司在過去幾個(gè)月提拔了4名員工,。這些舉措是為了讓這些員工有更多的精力投入到2nm制造工藝的研究和開發(fā)當(dāng)中,。據(jù)悉，Geoffrey Yeap現(xiàn)在是2nm制程平臺研發(fā)部的高級總監(jiān),。這個(gè)位置在此之前是不存在的,。當(dāng)該公司開始專注于2nm制程時(shí)，創(chuàng)造這個(gè)位置是很重要的,。臺積電對管理人員的學(xué)術(shù)要求很高,。兩位新提拔的副總經(jīng)理都有博士學(xué)位。

　　設(shè)備

　　對于芯片制造來說,，需要的設(shè)備很多,，但就2nm這樣高精尖地工藝來講，EUV光刻機(jī)無疑是最為關(guān)鍵的,。有統(tǒng)計(jì)顯示,，臺積電2021年底將安裝超50臺EUV光刻機(jī)。

　　對于臺積電先進(jìn)制程所需的EUV設(shè)備,，有日本專家做過推理和分析：在EUV層數(shù)方面,，7nm+為5層，5nm為15層,，3nm為32層,，2nm將達(dá)45層。因此,，到2022年,，當(dāng)3nm大規(guī)模生產(chǎn)、2nm準(zhǔn)備試產(chǎn),，需要的新EUV光刻機(jī)數(shù)量預(yù)計(jì)為57臺,。2023年，當(dāng)3nm生產(chǎn)規(guī)模擴(kuò)大,、2nm開始風(fēng)險(xiǎn)生產(chǎn)時(shí),，所需新EUV光刻機(jī)數(shù)達(dá)到58臺。到2024年,，啟動2nm的大規(guī)模生產(chǎn),，2025年生產(chǎn)規(guī)模擴(kuò)大，到時(shí)所需新EUV光刻機(jī)數(shù)預(yù)計(jì)為62臺,。

　　盡管EUV也將被用于DRAM（尤其是1a技術(shù)節(jié)點(diǎn)及以下）,，但采用先進(jìn)制程的邏輯芯片仍是主要需求方。High-NA EUV光刻系統(tǒng)將始于2nm制程節(jié)點(diǎn),，其量產(chǎn)時(shí)間預(yù)估將是2025-2026年,。據(jù)悉,，ASML將在2022年完成第1臺High-NA EUV光刻機(jī)系統(tǒng)的驗(yàn)證，并計(jì)劃在2023年交付給客戶,，主要就是臺積電,。

　　對于EUV技術(shù)，臺積電表示,，要減少光刻機(jī)的掩膜缺陷及制程堆疊誤差,，并降低整體成本。今年在2nm及更先進(jìn)制程上,，將著重于改善極紫外光技術(shù)的品質(zhì)與成本,。之前有消息稱，臺積電正在籌集更多的資金,，為的是向ASML購買更多更先進(jìn)制程的EUV光刻機(jī),，而這些都是為了新制程做準(zhǔn)備。

　　對于2nm和更先進(jìn)制程工藝來說,，EUV光刻機(jī)的重要性越來越高,，但是EUV設(shè)備的產(chǎn)量依然是一大難題，而且其能耗也很高,。

　　在不久前舉辦的線上活動中，歐洲微電子研究中心IMEC首席執(zhí)行官兼總裁LucVandenhove表示,，在與ASML公司的合作下,，更加先進(jìn)的光刻機(jī)已經(jīng)取得了進(jìn)展。

　　LucVandenhove表示,，IMEC的目標(biāo)是將下一代高分辨率EUV光刻技術(shù)高NAEUV光刻技術(shù)商業(yè)化,。由于此前的光刻機(jī)競爭對手早已經(jīng)陸續(xù)退出市場，使得ASML把握著全球主要的先進(jìn)光刻機(jī)產(chǎn)能,，近年來,，IMEC一直在與ASML研究新的EUV光刻機(jī)，目標(biāo)是將工藝規(guī)?？s小到1nm及以下,。

　　目前，ASML已經(jīng)完成了NXE:5000系列的高NAEUV曝光系統(tǒng)的基本設(shè)計(jì),，至于設(shè)備的商業(yè)化,。至少要等到2022年，而等到臺積電和三星拿到設(shè)備,，要到2023年了,。

　　前不久，中國中科院的研究人員宣布,，已經(jīng)突破了設(shè)計(jì)2nm芯片的瓶頸,，成功地掌握了設(shè)計(jì)2nm芯片的技術(shù),，這樣的發(fā)展進(jìn)程雖然讓人們欣喜，但其實(shí)還是存在著比較多的問題,。雖然我們已經(jīng)有了這方面的技術(shù)研究突破,，但是沒有EUV設(shè)備的話，是不能夠?qū)崿F(xiàn)生產(chǎn)的,。這從一個(gè)側(cè)面反應(yīng)出了EUV光刻機(jī)的重要性,。也正是因?yàn)槿绱耍澜缬邢冗M(jìn)制程能力的晶圓廠都將注意力集中到了ASML身上,。

　　材料和工藝

　　對于像2nm這樣先進(jìn)的制程工藝來說,，互連技術(shù)的跟進(jìn)是關(guān)鍵。傳統(tǒng)上,，一般采用銅互連,，但是，發(fā)展到2nm,，相應(yīng)的電阻電容（RC）延遲問題非常突出,，因?yàn)椋袠I(yè)正在積極尋找銅的替代方案,。

　　目前,，面向2nm及更先進(jìn)制程的新型互連技術(shù)主要包括：混合金屬化或預(yù)填充，將不同的金屬嵌套工藝與新材料相結(jié)合,，以實(shí)現(xiàn)更小的互連和更少的延遲,；半金屬嵌套，使用減法蝕刻,，實(shí)現(xiàn)微小的互連,；超級通孔、石墨烯互連和其他技術(shù),。這些都在研發(fā)中,。

　　以混合金屬化為例，該工藝在互連中使用兩種不同的金屬,。對于2nm來說,，這很有意義，至少對一層來說是這樣,。與雙金屬嵌套相比,，通孔電阻更低，可靠性會提高,，同時(shí)可以保持互連中銅的低電阻率,。“

　　業(yè)界還一直探索在互連中使用釕材料作為襯墊,。釕以改善銅的潤濕性和填充間隙而聞名,，雖然釕具有優(yōu)異的銅潤濕性,，但它也有其他缺點(diǎn)，例如電遷移壽命較短,，以及化學(xué)機(jī)械拋光等單元工藝挑戰(zhàn),。這減少了行業(yè)中釕襯墊的使用。

　　其它新的互連解決方案也會陸續(xù)出現(xiàn),，但它們可能要到2023/2024年的2nm量產(chǎn)時(shí)才會商用,。根據(jù)IMEC的路線圖，行業(yè)可以從今天的雙金屬嵌套工藝轉(zhuǎn)移到下一代技術(shù),，稱為2nm混合金屬化,。接下來將還會有半金屬嵌套和其它方案。

　　臺積電在材料上的研究,，也讓2nm及更先進(jìn)制程量產(chǎn)成為可能,。據(jù)悉，臺積電和臺灣地區(qū)交大聯(lián)手,，開發(fā)出全球最薄,、厚度只有0.7納米的超薄二維半導(dǎo)體材料絕緣體，可望借此進(jìn)一步開發(fā)出2nm,，甚至是1nm的電晶體通道,。

　　EDA工具

　　新的制程工藝離不開EDA工具的支持，2nm也不例外,，業(yè)內(nèi)兩大EDA廠商也早有相應(yīng)的布局,。

　　面對如此高精尖的制程工藝，Cadence和Synopsys創(chuàng)建了全新的EDA工具堆棧,，并開發(fā)全新的IP庫。2nm制程要求芯片開發(fā)人員必須采用全新的設(shè)計(jì)規(guī)則和流程,，并重新制作他們以前可能使用過的所有內(nèi)容,。就像在2014年至2015年轉(zhuǎn)向FinFET結(jié)構(gòu)一樣，增加芯片設(shè)計(jì)成本的同時(shí),，采用GAAFET可能會再次增加設(shè)計(jì)成本,。

　　Synopsys表示，Liberty 技術(shù)顧問委員會（LTAB）和互連建模技術(shù)顧問委員會（IMTAB）批準(zhǔn)了新的建模結(jié)構(gòu),，用以解決工藝節(jié)點(diǎn)低至 2nm 的時(shí)序和寄生參數(shù)提取問題,。移動設(shè)備對超低功耗的要求以及各種制造挑戰(zhàn)，需要新的方法來確保在 signoff 時(shí)達(dá)到最佳精度,，同時(shí)支持設(shè)計(jì)工具針對最低功耗進(jìn)行優(yōu)化,。此外，這些節(jié)點(diǎn)上的器件架構(gòu),、掩模和成像技術(shù)促使工件必須通過互連工藝文件（ITF）中的新擴(kuò)展來建模,。

　　Synopsys還推出了DTCO設(shè)計(jì)方法學(xué),，用以整合各種先進(jìn)工藝。據(jù)悉,，DTCO已經(jīng)幫助客戶實(shí)現(xiàn)2nm工藝設(shè)計(jì),。

　　客戶

　　不久前，臺積電總裁魏哲家表示,，臺積電制程每前進(jìn)一個(gè)世代,，客戶的產(chǎn)品速度效能提升30%- 40%，功耗可以降低20%-30%,。這或許是該公司不斷追求先進(jìn)制程的關(guān)鍵所在,。

　　目前來看，臺積電將在業(yè)內(nèi)率先量產(chǎn)2nm制程芯片已無懸念,。而作為其近些年的頭號客戶,，蘋果成為最先嘗鮮2nm芯片的廠商，也在情理之中,。此外,，2024年之后，高通,、英偉達(dá),、AMD等都會成為其2nm技術(shù)的客戶。

　　目前,，以臺積電的2nm研發(fā)進(jìn)度來看,，2024年正式量產(chǎn)沒有問題。也有報(bào)道指出,，臺積電已經(jīng)在研究2024年的2nm iPhone處理器,，并且已經(jīng)開始研究1nm制程節(jié)點(diǎn)技術(shù)。