0 引言

    射頻識別（RFID）是物聯(lián)網(wǎng)最常用的一類自動(dòng)識別技術(shù),，隨著物聯(lián)網(wǎng)應(yīng)用的推廣與深化,，對于RFID的性能提出了越來越高的要求。由閱讀器與標(biāo)簽組成的RFID系統(tǒng)中,，標(biāo)簽的功耗成了制約RFID 系統(tǒng)擴(kuò)大應(yīng)用范圍的瓶頸,，標(biāo)簽的功耗降低，則系統(tǒng)工作距離越遠(yuǎn),，靈敏度提高,，因此RFID標(biāo)簽芯片研究的一個(gè)重要方向就是降低芯片功耗。

    本文在ISO-18000-TYPE C標(biāo)準(zhǔn)的基礎(chǔ)上,，提出新的等效判決方法,，并從理論上推導(dǎo)出RFID標(biāo)簽芯片解碼電路的更低工作時(shí)鐘頻率。工作電路在采用更低工作頻率的同時(shí),，設(shè)計(jì)上也應(yīng)用了一系列方法保障標(biāo)簽的工作精度和標(biāo)簽的協(xié)議一致性要求,，顯著降低RFID芯片的工作功耗。

1 解碼時(shí)鐘頻率是系統(tǒng)功耗的關(guān)鍵

1.1 標(biāo)簽芯片結(jié)構(gòu)

    UHF RFID無線頻率介于860~960 MHz之間,，支持多標(biāo)簽同時(shí)讀寫,，傳輸距離可達(dá)到幾米、甚至十幾米遠(yuǎn),。UHF RFID標(biāo)簽芯片通常由基帶處理（編解碼）,、協(xié)議解析、存儲,、電源管理等數(shù)模電路組成,，如圖1所示。

    工作時(shí)RFID閱讀器向RFID標(biāo)簽發(fā)送命令,，標(biāo)簽解析命令并回應(yīng),。從閱讀器到標(biāo)簽稱為下行鏈路，標(biāo)簽到閱讀器稱為上行鏈路,。下行鏈路采用PIE(Pulse Interval Encoding)編碼,。ISO 18000-6[1]規(guī)定PIE的前導(dǎo)碼(preamble)中Tari是閱讀器到標(biāo)簽的參考時(shí)間值，數(shù)據(jù)“0”用一個(gè)Tari長度表示,，數(shù)據(jù)“1”在1.5個(gè)Tari到2個(gè)Tari之間,。RTcal用于計(jì)算判決門限pivot，即RTcal的二分之一并四舍五入,，符號長度小于pivot則判決為數(shù)據(jù)“0”,，符號長度大于pivot且小于4倍的RTcal則判決為數(shù)據(jù)“1”，而大于等于4倍的RTcal用于判斷解碼結(jié)束,；TRcal與上行鏈路速率BLF（Back Link Frequency）相關(guān),。解碼電路的功能就是根據(jù)不同PIE符號之間的比例關(guān)系,，判斷出數(shù)據(jù)“0”或數(shù)據(jù)“1”、RTcal,、TRcal等符號及其長度,，供命令解析、上行鏈路等模塊使用,。

1.2 解碼頻率的一般推導(dǎo)

    Type C協(xié)議對于命令解析,、交互間隔等規(guī)定了較充裕的時(shí)間，對于系統(tǒng)時(shí)鐘頻率要求較高的是基帶信號處理電路（包括下行鏈路,、上行鏈路等）,。

    上行鏈路的傳輸速率為40~640 kb/s，通過合理的分頻策略,，可以在時(shí)鐘精度為7%以內(nèi)的情況下,，使用頻率為1.28 MHz的時(shí)鐘滿足Type C協(xié)議在所有典型頻點(diǎn)上BLF（Back Link Frequency）誤差要求。下行鏈路的傳輸速率為40~160 kb/s,，在160 kb/s速率下能夠清楚判決出符號值的最低時(shí)鐘頻率就是解碼電路的最低頻率要求,。

    PIE解碼，需要不斷地計(jì)量PIE碼數(shù)據(jù)的相鄰下降沿[2],，如果間隔為系統(tǒng)時(shí)鐘的2倍則為數(shù)據(jù)“0”,，如果間隔為系統(tǒng)時(shí)間的4倍則為數(shù)據(jù)“1”。此外,，異步時(shí)序信號采樣時(shí)存在亞穩(wěn)態(tài)導(dǎo)致的計(jì)數(shù)誤差（當(dāng)使用工作時(shí)鐘捕捉異步信號相鄰下降沿時(shí),，存在少采或者多采一個(gè)時(shí)鐘沿的可能性，最小值是指可能少采而得到的最小計(jì)數(shù)值,，而最大值是指可能多采而得到的最大計(jì)數(shù)值,；當(dāng)進(jìn)行理論推算時(shí)，只考慮數(shù)據(jù)“1”的最小值,，數(shù)據(jù)“0”的最大值,，而判決條件pivot的最大值與最小值均應(yīng)該介于二者之間）。我們通過掃頻的方式對解碼頻率作了推導(dǎo),，見圖2,。

    圖2表示對下行鏈路最高傳輸速率（下行速率為160 kb/s，數(shù)據(jù)“1”為1.5 Tari）時(shí)的掃頻值,，橫坐標(biāo)為工作時(shí)鐘頻率,，縱坐標(biāo)為符號的計(jì)數(shù)值，當(dāng)4種計(jì)數(shù)值能夠清晰區(qū)分時(shí),，對應(yīng)的頻率即為最低工作時(shí)鐘頻率,，大約在1.6 MHz。如果再將時(shí)鐘偏差以及上行鏈路分頻考慮在內(nèi),，則比較常見的做法是選擇1.6 MHz以上的系統(tǒng)時(shí)鐘頻率（比如1.92 MHz,、2.56 MHz）。因此,，對系統(tǒng)時(shí)鐘頻率要求最高的就是解碼電路,。

    文獻(xiàn)[3]提出在下行鏈路的同步碼檢測過程中使用2.56 MHz的時(shí)鐘，基帶的其余模塊均采用1.28 MHz的時(shí)鐘頻率,，雙時(shí)鐘方案比1.92 MHz的單時(shí)鐘方案降低近20％的功耗,。

    文獻(xiàn)[4]提出在整個(gè)基帶處理中使用單時(shí)鐘方案，但是只計(jì)算符號高電平階段,。

    這幾種方案都是受制于解碼階段時(shí)鐘頻率不能低于1.92 MHz,，遠(yuǎn)超過理論值1.28 MHz，因此無法從整體上降低基帶處理的時(shí)鐘頻率,。

1.3 等效判決方法的推導(dǎo)

    從1.2節(jié)我們可以看到,，直接采用pivot=round(RTcal/2)作為判決條件會(huì)造成解碼電路時(shí)鐘頻率較高，其中很重要的一個(gè)原因是當(dāng)使用解碼時(shí)鐘對RTcal長度進(jìn)行計(jì)數(shù)時(shí),，由亞穩(wěn)態(tài)導(dǎo)致的不確定計(jì)數(shù)值占總計(jì)數(shù)值的比例較大,。因此，我們考慮找到一個(gè)更長的等效參考計(jì)數(shù)值,，使亞穩(wěn)態(tài)導(dǎo)致的不確定計(jì)數(shù)值所占的比例下降,。

    按照協(xié)議，閱讀器發(fā)出的符號長度必須嚴(yán)格遵守一定的比例關(guān)系^[1],，且所有寬度的偏差均在正負(fù)百分之一以內(nèi),。

    Data-0=Tari

    1.5 Tari<=data-1<=2.0 Tari

    RTcal=Tari+Data-1

    2.5 Tari<=RTcal<=3.0 Tari

    Pivot=RTcal/2，即1.25 Tari<=Pivot<=1.5 Tari

    本文提出對上述判決標(biāo)準(zhǔn)進(jìn)行一系列等效變換,。將新的判決標(biāo)準(zhǔn)稱為New Pivot,，簡稱為NP。

    NP=(Tari+RTcal)/3

    3.5 Tari/3<=NP<=4.0 Tari/3即1.16 Tari<=NP<=1.33 Tari

    顯然僅對數(shù)據(jù)“0”和數(shù)據(jù)“1”而言,，如果符號長度小于NP,，則可以判決為數(shù)據(jù)“0”，如果符號長度大于NP,，則可以判決為數(shù)據(jù)“1”,。使用新的等效判決條件，帶來兩個(gè)好處,，首先NP與數(shù)據(jù)“1”長度上有了明顯的區(qū)隔,，避免舊的pivot在等于1.5 Tari時(shí)可能造成的混淆，新的判決條件對數(shù)據(jù)“0”和數(shù)據(jù)“1”均保留一定的安全距離,，使得我們可以簡化比較邏輯,；其次，舊的判決條件從1.25至1.5有16.7%的變動(dòng)范圍，而新的判決條件從1.16至1.33有12.7%的變動(dòng)范圍,，變動(dòng)范圍減少了24%,，這顯著地縮小了采樣時(shí)亞穩(wěn)態(tài)造成的誤差范圍。

    假設(shè)在最嚴(yán)格的條件（下行速率為160 kb/s,，數(shù)據(jù)“1”為1.5 Tari,，考慮亞穩(wěn)態(tài)影響采樣得到的數(shù)據(jù)“1”最小值、數(shù)據(jù)“0”最大值,、NP最大值,、NP最小值，閱讀器正負(fù)百分之一的誤差等）下,，通過掃頻來區(qū)分最大的Data-0與最小的Data-1,，得到系統(tǒng)時(shí)鐘最低頻率為1 MHz左右，比pivot判決方法降低了37%,。

    如圖3所示,，在此頻率以上時(shí)，NP的最大值小于數(shù)據(jù)“1”的最小值,，而NP的最小值則不小于數(shù)據(jù)“0”的最大值,，可以清楚地分離開邏輯符號“0”和“1”的長度。

2 解碼電路設(shè)計(jì)方案

2.1 解碼電路結(jié)構(gòu)

    采用新的等效判決方法的解碼電路結(jié)構(gòu)如圖4所示,。主要包括混合式行波計(jì)數(shù)電路（由三進(jìn)制計(jì)數(shù),、行波計(jì)數(shù)等組成）、符號判決電路,、BLF計(jì)算電路及t1,、t2時(shí)間計(jì)時(shí)器等模塊組成。

2.2 解碼判決邏輯

    首先構(gòu)造用于比較和判決的標(biāo)準(zhǔn)時(shí)間長度值,，用系統(tǒng)時(shí)鐘對TARI和RTcal進(jìn)行計(jì)數(shù),，得到以時(shí)鐘周期長度為單位的計(jì)數(shù)值，該計(jì)數(shù)值除3后,，四舍五入的結(jié)果記為NP,。

    其次，對后續(xù)符號（一段高電平跟一段低電平）的長度進(jìn)行計(jì)數(shù),，如果RTcal后面的符號長度大于2倍的NP,，則判決為TRcal，如果符號長度大于NP,，則判決為邏輯“1”,，如果符號長度小于等于NP，則判決為邏輯“0”,。最后,，如果高電平長度大于4倍的NP，則判斷PIE編碼結(jié)束。

    為了與上行鏈路的頻率保持一致,，并考慮到時(shí)鐘生成電路的精度偏差,，我們選擇1.28 MHz（精度7%）作為系統(tǒng)時(shí)鐘頻率。

2.3 解碼計(jì)數(shù)電路

    解碼計(jì)數(shù)器包括CNTA與CNTB兩部分,，其中CNTA是三進(jìn)制計(jì)數(shù)器,，而CNTB 是行波計(jì)數(shù)器,。

    在計(jì)算NP時(shí),，如果使用除法器來實(shí)現(xiàn)除3，面積將顯著增大,，處理周期增加,，功耗也會(huì)升高，因此我們使用三進(jìn)制計(jì)數(shù)器（記為CNTA）來達(dá)到除3的效果,。CNTA以0,、1、2,、0,、1、2的規(guī)律進(jìn)行計(jì)數(shù),，每當(dāng)計(jì)數(shù)到2的時(shí)候,，NP加1。在RTcal結(jié)束的時(shí)候,，得到NP的計(jì)數(shù)值,。該計(jì)數(shù)法與除3并四舍五入的結(jié)果完全一致，不會(huì)損失精度,。

    其次,，在RTcal之后，以系統(tǒng)時(shí)鐘頻率對符號的高電平,、低電平進(jìn)行計(jì)數(shù),，由于系統(tǒng)時(shí)鐘頻率較快，計(jì)數(shù)器功耗比較大,，因此我們組合使用CNTA與行波計(jì)數(shù)器CNTB取代了普通的同步計(jì)數(shù)器,。

    CNTB計(jì)數(shù)器的最低位使用系統(tǒng)時(shí)鐘作為同步時(shí)鐘端，其輸出的Q端,，反向后接到下一比特的時(shí)鐘端,，作為異步時(shí)鐘端，以此類推,。使用行波計(jì)數(shù)器,，后一級的工作頻率比前一位慢一倍，因此能夠有效地降低功耗。

    這樣,，混合計(jì)數(shù)器在Tari+RTcal階段用作三進(jìn)制計(jì)數(shù),，輸出結(jié)果為NP；在RTcal階段之后用作符號長度計(jì)數(shù)器,，輸出結(jié)果為當(dāng)前符號計(jì)數(shù)值,。

3 仿真結(jié)果

    本文基于上述電路結(jié)構(gòu)，在TSMC 0.18 μs CMOS工藝下進(jìn)行電路實(shí)現(xiàn),。分別對采用1.92 MHz工作時(shí)鐘的傳統(tǒng)解碼電路和使用1.28 MHz工作時(shí)鐘的新型PIE解碼電路進(jìn)行了功耗仿真,。

    通信參數(shù)配置為：閱讀器下行鏈路通信速率為160 KHz；Tari=6.25 μs,；Data1=1.5 Tari=9.375 μs,。在通信激勵(lì)完全相同的情況下，當(dāng)解碼電路的工作時(shí)鐘頻率從1.92 MHz降低至1.28 MHz時(shí),，decoder電路的功耗由原先的0.8 μW變化為0.5 μW,，降低約38%。圖5為標(biāo)簽與閱讀器通信交互過程的功耗仿真圖分布,。

4 結(jié)論

    基于ISO 18000-6 Type C標(biāo)準(zhǔn),，實(shí)現(xiàn)了PIE解碼電路的設(shè)計(jì)。我們通過等效的PIE符號判決條件找到了適合標(biāo)簽芯片的較低系統(tǒng)時(shí)鐘頻率1.28 MHz,，并專門設(shè)計(jì)了三進(jìn)制計(jì)數(shù)代替除法器等電路,，配合實(shí)施新的解碼方案。在TSMC 0.18 μm CMOS工藝下完成了ASIC芯片設(shè)計(jì),，仿真結(jié)果符合協(xié)議要求,。

參考文獻(xiàn)

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作者信息：

周芝梅1,，2，張  彤1,，2,，劉  亮1,，2，張海峰1,，2

（1.北京智芯微電子科技有限公司,，國家電網(wǎng)公司重點(diǎn)實(shí)驗(yàn)室 電力芯片設(shè)計(jì)分析實(shí)驗(yàn)室，北京100192,；

2.北京智芯微電子科技有限公司,，北京市電力高可靠性集成電路設(shè)計(jì)工程技術(shù)研究中心，北京100192)