文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.179005
中文引用格式： 楊會平，蔡琰,，施建安. 16 nm FinFET工藝信號EM問題的分析和解決[J].電子技術(shù)應(yīng)用,，2017，43(8)：25-27.
英文引用格式： Yang Huiping,，Cai Yan,，Shi Jianan. Analysis and solutions of signal EM in 16 nm FinFET technology[J].Application of Electronic Technique，2017,，43(8)：25-27.
0 引言
隨著芯片制造技術(shù)水平的持續(xù)發(fā)展,，先進工藝節(jié)點出現(xiàn)的新物理特性對芯片性能和可靠性的影響日益復(fù)雜化。以芯片金屬線的電遷移(EM)現(xiàn)象為例,，該效應(yīng)在早期成熟的工藝節(jié)點已經(jīng)有了很深入的研究并具備有效的解決方案,。一般來說，早期的工藝節(jié)點人們只關(guān)注Power EM,，內(nèi)部信號的EM分析和修正僅僅作為一個可選項存在,，對芯片設(shè)計和制造的影響很小,。但是在28 nm及以后的工藝節(jié)點下，情況發(fā)生了很大的變化,，內(nèi)部互聯(lián)線的物理尺寸變小,，走線長度變長，信號翻轉(zhuǎn)頻率變高,，這一系列的變化都導(dǎo)致信號的EM問題凸現(xiàn)出來,，在物理設(shè)計過程中常常會出現(xiàn)版圖多次迭代，大大影響了項目周期,。這使得信號EM成為布局布線階段必須解決的重要問題之一,。本設(shè)計實例通過完善自動布局布線工具的內(nèi)嵌EM分析功能，大大簡化設(shè)計流程,，減少迭代次數(shù),，實現(xiàn)了設(shè)計流程的加速。
1 信號EM的成因及分析手段
信號線的電遷移又稱為損耗和焦耳加熱,，是由于互連線上信號的高速變化對電容的不斷充放電而引起的,。當脈沖通過導(dǎo)線時，導(dǎo)線本身的功耗將使導(dǎo)線溫度超過氧化層溫度,。氧化層和導(dǎo)線之間的溫度差異會產(chǎn)生機械應(yīng)力,，最終使導(dǎo)線斷裂；這一點在先進工藝上體現(xiàn)的尤為明顯,，因而信號EM問題越來越受到各方的關(guān)注,，目前主流的EDA工具也提供了全面的技術(shù)支持。后端的設(shè)計流程中,，有兩個軟件涉及到了信號的 EM分析,，分別是Cadence 的自動布局布線工具Innovus和電源分析工具Voltus。
Innovus作為EDI的替代平臺,，是新一代的物理設(shè)計實現(xiàn)解決方案,，在運行效率、時序分析能力,、信號完整性分析能力以及芯片面積優(yōu)化等諸多方面較EDI都有非常大的提升,。特別是在先進的16/14/10 nm FinFET工藝制程和其他成熟的制程節(jié)點上通常能提升10%～20%的功耗、性能和面積指標,，并實現(xiàn)最高達10倍的全流程提速和容量增益,。
Voltus是一款Sign-off級別的芯片電源完整性分析工具，致力于從模塊及IP層面為IC 電源在調(diào)試,、驗證,、IR下降、金屬導(dǎo)線電遷移,、補償漏電等方面提供準確,、高效的分析手段,。EM分析方面，Voltus-Fi作為Voltus系統(tǒng)針對數(shù)字電路信號完整性檢測的重要補充,，需要計算每一條導(dǎo)線（接點）上的電流并與EM規(guī)則進行對比,，其精度達到了SPICE級精度的認證，能夠滿足臺積電16 nm FinFET的工藝規(guī)格,，同時實現(xiàn)更小的內(nèi)存占用,、更快的運行速度和更高的準確度,。
以上兩個工具在后端流程中具有重要地位,，特別是在信號EM問題尤為突出的16 nm工藝中。盡管Voltus是精確的電源完整性分析工具,，但是信號EM的分析流程很繁瑣,，具體實施步驟如下：
(1)抽取反標文件；
(2)使用Voltus進行信號EM分析,；
(3)將Voltus的結(jié)果返回到Innovus中進行修正,；
(4)重復(fù)步驟(1)～步驟(3)，直至結(jié)果收斂,。
如果Innovus能直接檢查并修正信號EM問題,，這樣可以節(jié)省抽取文件的時間和在Voltus中進行分析的時間，能極大地節(jié)約運行時間,，提高工作效率,。
2 項目設(shè)計實例分析
實例項目是一個基于16 nm FinFET的大規(guī)模GPU芯片。針對芯片物理實現(xiàn)流程中的EM分析手段,，分別采用Innovus和Voltus作了信號EM分析,。
針對項目中的17個各種類型的block作了分析，發(fā)現(xiàn)兩者的差距非常大,。圖1是PEAK CLOCK 類型的信號EM違例在兩種工具中的結(jié)果對比圖,。
在該結(jié)果中，Voltus報出的違例大約是Innovus的2倍,。由于Voltus是SPICE精度的Sign-off工具,，所以傾向于信任Voltus結(jié)果的準確性。而Innovus為了節(jié)約運行時間,，是基于lef進行分析的,，偏差在所難免。通過整理數(shù)據(jù)發(fā)現(xiàn),，偏差主要來自Innovus漏報,，以PEAK CLOCK類型為例，平均漏報率在55.8%,。對于這樣大量的漏報,，將該問題仔細分析和定位是非常必要的,。
3 問題的分析和解決
導(dǎo)致兩種工具對同一設(shè)計分析結(jié)果的不一致，有幾種可能性：第一是來自流程上的問題,；第二是來自寄生參數(shù)不同導(dǎo)致,；第三是判斷依據(jù)不同導(dǎo)致。
首先考慮來自流程的區(qū)別,，對流程中的各個參數(shù)進行了查看及對比,，流程上兩者的輸入控制參數(shù)是一致的，所以來自flow的因素可以排除,。
其次,，輸入文件中的RC寄生參數(shù)的提取至關(guān)重要。Innovus使用QRC提取的SPEF,，而Voltus則使用了STAR-RC抽取的SPEF,。為了驗證這個想法，將STAR-RC抽取的SPEF作為Innovus的輸入進行了分析,，發(fā)現(xiàn)差異并沒有好轉(zhuǎn),，因此排除了RC數(shù)據(jù)問題的可能性。
最后仔細研究了兩者的信號EM結(jié)果,，具體報告情況見圖2,。該報告共包含以下主要內(nèi)容：按列依次排開，分別為實際電流峰值/電流最大值,、電流峰值,、電流最大值、平均電阻,、線寬/通孔面積,、所需線寬、電容值,、金屬層,、坐標、線長,、方向,。上方是Voltus的報告，下方是Innovus的報告,。在兩者報告中不匹配的金屬線用線框標識,。可以看到左側(cè)第一列的值,，兩者差距很大,。在Voltus的報告中，實際電流峰值為1.12 mA。在Innovus的報告中,，實際電流峰值為0 mA,。這就是造成兩種工具中報告不一致的本質(zhì)原因。隨后打開實際版圖進行查看,，發(fā)現(xiàn)漏報的線都屬于同一種類型：Patch wire,。
Patch wire是連接標準單元器件的PIN和上層金屬的中間金屬層，它是自動布局布線工具在連接PIN時,，為了避免一些金屬面積的違例而引入的一個金屬補丁,。Patch Wire在實際版圖中的形狀如圖3所示。
Patch wire的示意圖如圖4所示,。M1為PIN,，時鐘線的走線為M4，中間的M2/M3是包在V2/V3上的一小段金屬層,，即上文提到的Patch wire,。
在Innovus中,，Patch wire的電流為0是導(dǎo)致EM漏報的原因,。將分析的原因反饋給Cadence，研發(fā)部門對該部分進行了優(yōu)化升級,。使用更新后的軟件,，對這些block重新做了信號EM分析，結(jié)果如圖5所示,。由圖5看出,，兩者結(jié)果基本一致，平均偏差在1.5%,。
有了兩者匹配的結(jié)果,，在項目初期不再需要進入Voltus進行Siganl EM分析，直接在Innovus中進行信號EM的分析和修正,，最后用Voltus做二次確認即可,。流程得到極大簡化：
(1)在Innovus中進行分析和修正；
(2)抽取反標文件（最終數(shù)據(jù)）,；
(3)使用Voltus進行信號EM分析（最終數(shù)據(jù)）,；
(4)重復(fù)步驟(1)~步驟(3)，直至結(jié)果收斂,。
通過對單一一輪修正信號EM的運行時間在新舊流程中的不同作了對比,，對比結(jié)果如表1所示。從表1看出,，平均運行時間從9.5 h減少到4.5 h,，減少了52.6%的運行時間。
4 結(jié)論
隨著新工藝技術(shù)的不斷演進，以及金屬線寬的不斷縮小和工作頻率的不斷提高,，信號EM的問題逐漸成為困擾芯片物理實現(xiàn)的技術(shù)難點之一,。本文通過完善Innovus的信號EM分析結(jié)果，使冗長繁瑣的迭代明顯得到改善,，設(shè)計和分析效率都大大提高,。
參考文獻
[1] Cadence.Innovus user guide-Product Version 16.22[Z].
[2] Cadence.Voltus IC power integrity solution user guide-Product Version 16.21[Z].2013.
[3] Himanshu Bhatnagar.Advanced ASIC chip synthesis[M].Kluwer Academic Publishers，2002.
[4] Cadence.Signal Electromigration(EM) Optimization using Voltus and Innovus[Z].Cadence Design Systems,，Inc.
[5] Chung-Kuan Cheng等著.超大規(guī)模集成電路互連線分析與綜合[M].喻文健,，等譯.北京：清華大學(xué)出版社，2008.
作者信息：
楊會平,，蔡 琰,，施建安
（英偉達半導(dǎo)體科技（上海）有限公司北京分公司，北京100020）