0 引言

    得益于集成電路技術(shù)的深入研究與迅速發(fā)展，各類基于模擬,、數(shù)字技術(shù)的通信設備和消費品已成為當今一大熱點,。帶隙基準電壓源是集成電路中非常關(guān)鍵的基本模塊，被用作參考電壓源,，具有高精度,、高穩(wěn)定的特點，且不受電源電壓和工作溫度的影響^[1],。

    帶隙基準電壓源廣泛應用于光接收機前置跨阻放大器（TIA）,、模數(shù)轉(zhuǎn)換器（ADC）、數(shù)模轉(zhuǎn)換器（DAC）,、低壓差線性穩(wěn)壓器（LDO）,、溫度傳感器、電壓檢測器,、高精度比較器等模擬和數(shù)?；旌霞呻娐分校遣豢扇鄙俚年P(guān)鍵基本模塊，其性能很大程度上決定了系統(tǒng)集成芯片的性能,。

    基于CMOS工藝的帶隙基準源,，可以實現(xiàn)高集成度，達到較低的功耗,；基于雙極型工藝的帶隙基準源,，在高速電路有著廣泛的應用，有著很強的電流驅(qū)動能力,。而BiCMOS工藝技術(shù)可以實現(xiàn)將CMOS工藝與雙極型工藝集成在同一芯片上,，因而同時具備了兩者的優(yōu)點，它在集成芯片上所實現(xiàn)的高性能,，是其他兩種工藝不能達到的,。因此，采用BiCMOS工藝來進行帶隙基準電壓源的研究設計,，具有重要的意義^[2],。

1 帶隙基準電壓源工作原理

    帶隙基準電壓源的目標是產(chǎn)生一個基準電壓——與電源和工藝均不存在關(guān)系，且同時具有確定微小溫度特性,。假設電壓V₁隨溫度升高而減小，電壓V₂隨溫度升高而增加,，選取適當?shù)南禂?shù)α₁和α₂使得α₁×(V₁/T)+α₂×(V₂/T)=0,。因此，能夠獲得帶隙基準電壓,，即有V_REF=α₁V₁+α₂V₂,。

1.1 Brokaw帶隙基準電壓源結(jié)構(gòu)

    Brokaw帶隙基準電壓源^[3]的電路結(jié)構(gòu)如圖1所示。

    從圖1不難看出：

    當V_REF電壓處于平衡點時,，流過晶體管Q1和Q2的電流I_C1=I_C2,，通過運算放大器的負反饋作用，使電路輸出電壓穩(wěn)定在基準電壓V_REF,。Brokaw帶隙基準電壓源在平衡狀態(tài)下的輸出電壓為：

1.2 Kujik帶隙基準電壓源結(jié)構(gòu)

    Kujik帶隙基準電壓源^[4]的電路結(jié)構(gòu)如圖2所示,。

    該電路結(jié)構(gòu)與Brokaw帶隙基準電壓源電路結(jié)構(gòu)有相似之處，通過運算放大器的負反饋作用,，得到穩(wěn)定的帶隙基準電壓V_REF,。

    圖中PNP晶體管Q1和Q2為二極管接法的雙極型晶體管，根據(jù)運算放大器的“虛短”,、“虛斷”特性,，可以得到輸出電壓V_REF為：

2 BiCMOS帶隙基準電壓源的設計

2.1 電路分析

    結(jié)合上述兩種帶隙基準電壓源結(jié)構(gòu)進行相應改進后，本文中的帶隙基準電壓源的整體電路如圖3所示,。

    為了提高電路系統(tǒng)的穩(wěn)定性,，利用“密勒效應”，在運算放大器的兩級之間添加一個大的電容進行密勒補償，得到一個低頻極點,。電容被分成幾個并聯(lián)以及采用了MOS管電容,，電阻也被分開采用了串聯(lián)的連接方式，均是考慮到了版圖設計以及匹配性的需求,。

    在傳統(tǒng)的核心電路結(jié)構(gòu)中,，都是采用MOS管來為核心電路提供偏置電流，而本設計采用npn晶體管來提供偏置電流,。通過前面的分析,，可以得知使用MOS來提供偏置電流，會出現(xiàn)傳輸電流為零的“簡并點”現(xiàn)象,，需要啟動電路來激勵,，而npn晶體管則不存在這種“簡并點”，因此本設計中的核心電路不需要啟動電路來進行激勵,。此外,，運算放大器與晶體管Q3和Q4、電阻R₃和R₄共同構(gòu)成反饋回路,。因為設計目標中的輸出電壓為1.2 V,，雙極型晶體管的基極-發(fā)射極電壓V_BE約為0.8 V，而電源電壓為3.3 V,，因此需要使用電阻進行分壓,，否則難以得到1.2 V的輸出電壓。

    晶體管Q1和Q2采用二極管連接方式,，它們的發(fā)射極面積不相等,，其面積的比值為n：1。本文中兩個晶體管的發(fā)射極面積比值為16:2,，即n=8,，取該值一是降低失調(diào)的影響，二是提高器件匹配性,，因此這兩個晶體管的基極-發(fā)射極電壓V_BE也不相等,。

    由V_B1=V_B2可得：

    則可得晶體管Q1和Q2的基極-發(fā)射極電壓V_BE的差值ΔV_BE為：

    因此，調(diào)節(jié)上式中的電阻的比值,，便可以得到接近理想溫度系數(shù)的帶隙基準電壓,。

    圖3的放大器結(jié)構(gòu)中，PMOS管M1,、M2和M3都是允許傳輸零電流的,，此時運算放大器無法正常工作，因為NMOS管M3的漏極存在零簡并點,。為了破壞這個“簡并點”,，需要一個啟動電路來進行激勵,。晶體管Q7、Q8,、Q9和電阻R₈構(gòu)成的支路有電流傳輸,，由于3個晶體管都是以二極管的形式連接的，且每個晶體管的基極-發(fā)射極的電壓V_BE為0.8 V,，則Q10的基極電壓為3個V_BE,，即2.4 V，因此該晶體管會迅速開啟,，并有電流傳輸,，其發(fā)射極連接在運算放大器電路中的MOS管M3的漏極和M5的漏極之間，則Q10的發(fā)射極電流會迅速注入這兩個MOS管,，進而抬高節(jié)點電位,，激勵MOS管導通，從而使運算放大器達到正常工作狀態(tài),。待整個帶隙基準電路處于穩(wěn)定工作狀態(tài)時,， Q10發(fā)射極電位將被拉至帶隙基準電壓V_REF與一個基極-發(fā)射極電壓V_BE之和，即2.0 V,，此時Q10的基,、射兩極之間的壓降將會降到0.4 V，Q10關(guān)斷,，不再有電流傳輸,，節(jié)省了功耗。

2.2 版圖及后仿真

    如圖4所示是帶隙基準電壓源的整體版圖,。整體電路版圖的周圍以及需要保護的器件的周圍都添加了保護環(huán)，該版圖的面積為115 μm×220 μm,。

    對帶隙基準電壓源進行后仿真,，結(jié)果如下：

    (1)溫度系數(shù)

    在3.3 V電源電壓和典型TT工藝角模型下，對帶隙基準電壓源在溫度-40 ℃～100 ℃進行掃描,，得到溫度系數(shù)的后仿真結(jié)果,，如圖5所示。輸出電壓約為1.2 V,，溫度系數(shù)約為10.0 ppm/℃,。

    (2)電源抑制比

    帶隙基準電壓源電源抑制比PSRR的后仿真結(jié)果如圖6所示，驗證環(huán)境：3.3 V電源電壓,，并加上1 V交流信號分量,，典型TT工藝角模型，工作溫度27℃,，頻率掃描范圍1 Hz～10 GHz,。從圖中可以看出,，在低頻時，帶隙基準電壓源后仿真的PSRR約為-69 dB,；10 kHz時,，PSRR約為-53 dB，具有較好的電源抑制特性,。

3 偏置電路的設計

3.1 偏置電路結(jié)構(gòu)

    本文中的帶隙基準電壓源主要為跨阻放大器（TIA）芯片中的其他模塊提供穩(wěn)定的基準參考電壓,，將帶隙基準電壓源進行應用，完成了偏置電路模塊的設計,。圖7中,，帶隙基準電壓源的輸出電壓V_REF從npn晶體管Q1的基極輸入，PMOS管M2和M3構(gòu)成了低壓共源共柵電流源,，且M3提供了一個偏置電壓V_b1,。PMOS管M5和電阻R₃構(gòu)成了一個二極管方式連接的基本電流源，且M5產(chǎn)生了另一個偏置電壓V_b2,。通過改變電阻R₂和R₃的阻值,，調(diào)節(jié)偏置電壓V_b1和V_b2的大小，使所有MOS管工作時均處于飽和區(qū),。

    偏置電壓V_b1和V_b2分別輸入到PMOS管M16,、M18、M20和M17,、M19,、M21的柵極，構(gòu)成了電流鏡,，并產(chǎn)生偏置電流,。帶寬調(diào)節(jié)功能主要通過改變itemp的電流值，進而影響輸出端電流信號,，使其速率發(fā)生改變,，最終使得輸出信號的帶寬變化。itemp的電流值由兩部分構(gòu)成,，一部分是由電流鏡產(chǎn)生的基本偏置電流,，第二部分是增量電流，這部分電流可以通過控制模塊來進行控制,，該模塊可以對產(chǎn)生增量電流的PMOS管的狀態(tài)（開啟或關(guān)斷）進行控制,。

3.2 偏置電路的帶寬調(diào)節(jié)功能

    圖7中，存在兩個控制端ctl1和ctl2,，其中ctl1控制PMOS管M6和M8,，ctl2控制PMOS管M7和M9。ctl1和ctl2只有高（1）,、低（0）兩種電位,。則ctl1和ctl2的邏輯電平控制組合共有11,、10、01和00 4種,，這4種不同的組合,，通過由MOS管構(gòu)成的簡單邏輯門如與非邏輯門、或非邏輯門和非邏輯門來實現(xiàn),。

    如果ctl1和ctl2的控制組合為11或00,，可以看出，這兩種組合對增量電流的產(chǎn)生沒有作用,，甚至會影響電路的穩(wěn)定性,。因此，不會產(chǎn)生11和00控制組合,。

    當ctl1和ctl2的控制組合為10時,，ctl1控制的PMOS管M6和M8處于關(guān)斷狀態(tài)，ctl2控制的PMOS管M7和M9處于開啟狀態(tài),。則提供一個(V_b2-V_ds)偏置電壓到M11和M13的柵極,，使其開啟，產(chǎn)生屏蔽特性,；另外,，提供了一個(V_b2-V_ds)偏置電壓到M10和M12的柵極，使這兩個PMOS管開啟,，產(chǎn)生增量偏置電流,。

    當ctl1和ctl2的控制組合為01時，ctl1控制的PMOS管M6和M8處于開啟狀態(tài),，ctl2控制的PMOS管M7和M9處于關(guān)斷狀態(tài),，此時M7和M9承擔隔離電壓V_b1和V_b2的作用。那么,，M8的漏極與M9的源極間電位為1,，使得M10和M12處于關(guān)斷狀態(tài)；此外,，M6的漏極與M7的源極間電位也為1，使得M11和M13也處于關(guān)斷狀態(tài),，則無增量偏置電流產(chǎn)生,。

    實際電路中，有多個這樣的可控電流模塊并列,，通過對不同可控電流模塊分別提供不同的控制組合,，可以實現(xiàn)不同個數(shù)的可控偏置電流的疊加。則需要全局控制邏輯對其進行控制,，如圖8所示,，引入了邏輯信號bwh_ctl和bwl_ctl,，共有4種邏輯電平控制組合：11、10,、01和00,。則可以對TIA的輸出信號的帶寬實現(xiàn)4檔調(diào)節(jié)，經(jīng)過多次驗證,，4檔調(diào)節(jié)滿足需求,。

3.3 版圖及后仿真

    圖9所示為偏置的整體版圖。同樣的,，整體電路版圖的周圍以及需要保護的器件的周圍都添加了保護環(huán),，該版圖的面積為154 μm×94 μm。

    對偏置電路進行后仿真,，驗證其帶寬調(diào)節(jié)功能,。在3.3 V的電源電壓、TT工藝角模型時,，對整個TIA電路系統(tǒng)進行交流后仿真,，頻率掃描范圍從1 Hz到100 GHz，得到帶寬調(diào)節(jié)功能的后仿真結(jié)果如圖10所示,。從圖中可以看出,，TIA的輸出信號的增益均為73 dB左右；組合為11,、10,、01和00時，TIA的輸出信號的帶寬分別為7.9 GHz,、8.9 GHz,、9.8 GHz和10.1 GHz，實現(xiàn)了約2.2 GHz的帶寬調(diào)節(jié)范圍,，足夠滿足不同應用的需求,。

4 總結(jié)

    本文結(jié)合兩種傳統(tǒng)的帶隙基準電壓源結(jié)構(gòu)，設計了應用于TIA芯片的帶隙基準電壓源,，并進行了結(jié)構(gòu)優(yōu)化,，實現(xiàn)了良好的性能。設計實現(xiàn)了具有帶寬調(diào)節(jié)功能的偏置電路,，使得TIA輸出信號可以實現(xiàn)7.9 GHz至10.1 GHz范圍的帶寬調(diào)節(jié),，提高了TIA芯片的應用范圍。完成版圖設計,，目前正在進行MPW流片,。之后，將根據(jù)流片測試結(jié)果,，進一步對電路結(jié)構(gòu)進行改進,。

參考文獻

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