《電子技術應用》
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一種數(shù)字陀螺中Σ-Δ DAC的數(shù)字調制器設計和驗證
2015年電子技術應用第4期
郭紅轉
南陽理工學院 計算機與信息工程學院,，河南 南陽473004
摘要： 采用單環(huán)級聯(lián)分布式前饋結構(CIFF)設計并實現(xiàn)了一款三階四比特量化的Σ-Δ數(shù)字調制器,。噪聲傳遞函數(shù)通過局部反饋技術進行了零點優(yōu)化,，并且對各系數(shù)進行CSD(Canonical Signed Digit)編碼優(yōu)化,。系統(tǒng)建模仿真結果得到SNDR為120.3 dB，有效位數(shù)(ENOB)為19.7位,。針對多位量化適配問題,，采用數(shù)據(jù)加權平均(DWA)算法對誤差進行噪聲整形,，以減小失配引起的非線性誤差,。利用增加單元DAC的方法,，對DWA算法進行改進，解決了其在直流或低頻周期信號下會產(chǎn)生雜波的問題,，并對其進行系統(tǒng)建模與仿真,。最后利用FPGA驗證了IDWA-DAC系統(tǒng)模型的正確性，這種結構能夠有效提高動態(tài)范圍,，滿足設計要求,。
中圖分類號： TN79
文獻標識碼： A
文章編號： 0258-7998(2015)04-0053-03
Design and verification of a digital modulator of a sigma-delta DAC for digital gyroscope
Guo Hongzhuan
College of Computer and Information Engineering, Nanyang Institute of Technology, Nanyang 473004，China
Abstract： A sigma-delta digital modulator using a single-loop cascaded and distributed feed-forward structure is designed in this paper with third-order 4-bit quantization. Local feedback technology is applied to optimize the zero of noise transfer function, and the coefficients are also optimized based on the CSD code. Simulation results show that the SNDR can reach 120.3 dB, and ENOB is 19.7. This paper uses a data-weighted-average (DWA) algorithm for noise shaping of the multi-bit quantization to reduce the nonlinearity error caused by the mismatch. By increasing the number of the DAC unit to improve the DWA algorithm, the problem of tones introduced by the DC or low frequency periodic signals is solved, and its system model and simulation are accomplished. Finally, the system model of IDWA-DAC is proved to be valid by the FPGA verification, and it effectively improves the dynamic range and meets the design requirements.
Key words : DAC,；Σ-Δ modulator,；multi-bit quantization；DWA

　　

0 引言



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　　MEMS陀螺接口電路的數(shù)字集成化已經(jīng)成為MEMS陀螺發(fā)展的一個最熱門的方向,，所以高性能模數(shù)和數(shù)模轉換器對于數(shù)字陀螺接口電路的集成就變得格外重要[1]。如圖1所示,，在一個數(shù)字陀螺的經(jīng)典系統(tǒng)結構中,，DAC擔負著將DSP處理后的數(shù)字信號轉換為模擬信號的作用，然后將模擬信號反饋給陀螺,，從而實現(xiàn)閉環(huán)數(shù)字控制的功能,，用來保證整個系統(tǒng)的穩(wěn)定,。相對于傳統(tǒng)的耐奎斯特數(shù)模轉換器而言，Sigma-Delta數(shù)模轉換器能夠實現(xiàn)更高的精度,，這對于提升MEMS數(shù)字陀螺系統(tǒng)的整體性能而言具有非常重要的現(xiàn)實意義[2],。此外，針對于多位量化數(shù)字調制器的內部DAC不匹配導致的非線性問題,，對DWA模塊進行了改良設計,，并且通過FPGA驗證，得到了預期的結果,。

1 Σ-ΔDAC結構

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　　一個典型的Σ-Δ DAC的系統(tǒng)結構如圖2所示,。輸入數(shù)字信號x(n)是經(jīng)過耐奎斯特頻率fs采樣得到的。數(shù)字插值濾波器的主要功能是對數(shù)字信號進行二次采樣,，從而提高數(shù)字信號的采樣頻率,，x1(n)的位數(shù)L大于或等于x(n)的位數(shù)N。信號x1(n)通過Sigma-Delta數(shù)字調制器進行量化來降低輸出精度,，并抑制量化噪聲,。當輸出的位數(shù)M>1時，內部M位DAC由于器件之間存在失配誤差,，會產(chǎn)生非線性問題[3],。因此需要采用動態(tài)單元匹配技術(DEM)減小內部M位DAC的非線性[5-7]。

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　　綜合分析各個結構的優(yōu)缺點,，折中考慮后,，本文中的Σ-Δ數(shù)字調制器最終采用了三階四比特量化的單環(huán)前饋結構(CIFF)。圖3為NTF經(jīng)過零點優(yōu)化后的最終結構,，經(jīng)過零點優(yōu)化的結構其量化噪聲能夠顯著降低,，并且穩(wěn)定性也得到顯著提高。圖4為系統(tǒng)結構的仿真結果,。當輸入信號為頻率為50 kHz,、歸一化信號幅度為0.5的正弦波，系統(tǒng)的采樣頻率為12.8 MHz時,，得到輸出功率譜密度（PSD）,。在100 kHz的信號帶寬內，系統(tǒng)的SNDR能夠達到120.3 dB,，有效位數(shù)達到19.7位,，滿足數(shù)字陀螺的性能要求。

2 改進型DWA



　　動態(tài)元單元匹配技術（DEM）是一種對D/A轉換器中溫度計碼線性化處理的方法,，而數(shù)據(jù)加權平均（DWA）由于具有整形效果明顯,、硬件實現(xiàn)簡單、節(jié)省硬件開銷等特點而最為常見,。向調制器輸入小幅度的信號時,，數(shù)字調制器的輸出代碼值將大部分集中在中間值及其附近,，這相當于連續(xù)向內部DAC輸入固定直流值。因此,，動態(tài)匹配單元的誤差將會周期化,，即在基帶內產(chǎn)生噪聲。本文使用的改進的DWA(IDWA)的基本思想是通過增加單元DAC的數(shù)量[8],，使得單元DAC的數(shù)量大于調制器的量化等級,，以此來解決上述問題。圖5是IDWA的算法結構圖,。圖6 是IDWA中的單元選擇邏輯(ESL)模塊框圖,。IDWA與傳統(tǒng)DWA模塊相比還具有一些優(yōu)點。首先IDWA系統(tǒng)反饋回路中的輸入以及求和端均可以使用B位有符號信號,，而不必為DWA中的B+1和B+2位有符號信號,；其次是在DWA系統(tǒng)反饋回路的反饋信號中，不必使用求余算法,，降低了系統(tǒng)結構的復雜性,。在Matlab中建立DWA-DAC和IDWA-DAC系統(tǒng)，進行仿真對比,。當向兩種系統(tǒng)輸入幅度為-2.5 dB,、頻率為20 kHz的信號時，都能完成失配誤差整形,，產(chǎn)生的雜波被整形到高頻處,。但如果幅度降低到-22.5 dB時，情況會變得不同,。圖7和圖8分別是輸入幅度-22.5 dB時的DWA-DAC輸出功率譜和IDWA-DAC輸出功率譜,。由圖中可以看出DWA-DAC輸出功率譜信號帶寬內出現(xiàn)了寄生雜波，產(chǎn)生的失真將會降低調制器的動態(tài)范圍,，而相同條件下的IDWA-DAC仍然能夠很好地完成失配誤差整形,，保證了帶寬內的信號精度。因此通過對比可以發(fā)現(xiàn),，當向數(shù)字調制器輸入小幅度信號時,，相比于典型的DWA算法，IDWA算法能夠有效提高調制器的動態(tài)范圍,。

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3 仿真結果

　　本文中Sigma-Delta數(shù)字調制器的硬件實現(xiàn)如圖9所示,，其中的各個參數(shù)都采用了CSD編碼優(yōu)化，可以大幅度地減少硬件的消耗,。

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　　對調制器進行Verilog代碼實現(xiàn),，整個系統(tǒng)在modelsim下的仿真結果如圖10所示。從波形上可以看到，此結構實現(xiàn)了多位量化Σ-Δ數(shù)字調制器的功能,。

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4 FPGA驗證結果

　　最后利用FPGA進行Σ-Δ數(shù)字調制器的綜合和驗證,本文使用的FPGA芯片是Xilinx公司Spartan3E系列XC3S500E產(chǎn)品。經(jīng)過綜合后輸入頻率50 kHz的正弦波,，采樣率為12.8 MHz,，經(jīng)過FPGA處理之后，圖11為利用Chip Scope Pro抓取的波形,。將Σ-Δ數(shù)字調制器輸出數(shù)據(jù)從FPGA中導出,，對導出的數(shù)據(jù)進行FFT運算，二次諧波小于-140 dB,，三次諧波小于-135 dB,，最大信噪失真比能達到120 dB，有效位數(shù)能達到19位以上,，滿足設計要求,。

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　5 結束語

　　本文設計了一款三階四位量化的Σ-Δ數(shù)字調制器，并且對DWA結構進行了算法改進,。最后利用FPGA驗證了設計的正確性,，達到了設計要求，實現(xiàn)了預期的設計目標,。

　　參考文獻

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