過去的一年半以來，主要NAND快閃記憶體制造商已經(jīng)開始銷售1x奈米等級的平面快閃記憶體,；根據(jù)我們調(diào)查開放市場上所銷售元件的供應來源,，美光(Micron)是從2014年2月開始供應1x奈米元件的第一家記憶體廠商,，隨后是在同年10月推出產(chǎn)品的SK海力士(Hynix)。在近六個月之后,，TechInsights實驗室才出現(xiàn)三星(Samsung) 16奈米與東芝(Toshiba) 15奈米產(chǎn)品,。
針對平面NAND快閃記憶體的微影尺寸終點，在文獻中已經(jīng)有很多討論,；其替代方案是垂直堆疊式的快閃記憶體,，例如三星的3D V-NAND與東芝的BiCS。業(yè)界有一個共識是平面NAND將在差不多10奈米節(jié)點終結,，也就是目前TechInsights剛完成分析的15/16奈米NAND快閃記憶體的下一代或兩代,。因此我們認為，現(xiàn)在正是來看看這些15/16奈米快閃記憶體的一些制程特征的時候,。
TechInsights這幾年來為了拆解分析報告買過一些NAND快閃記憶體,，下圖是我們從美光與SK海力士所采購之NAND快閃記憶體的年份與制程節(jié)點對照；這兩家通常是最快推出最新制程節(jié)點產(chǎn)品的記憶供應商,。美光與海力士每一年的NAND制程節(jié)點通常約微縮23%,。
制程微縮速度在25奈米節(jié)點以下顯著趨緩,，這可能反映了實現(xiàn)雙重曝光(double patterning，DP)微影與減少相鄰記憶體單元之間電氣干擾的困難度,。DP有兩種方法：LELE (Litho-etch-litho-etch)通常運用在邏輯制程,，而利用側(cè)壁間隔(sidewall spacers)的自對準雙重曝光(self-aligned double patterning，SADP)則被記憶體業(yè)者所采用,。
但到目前16奈米節(jié)點的NAND快閃記憶體元件可適用以上方法,，10奈米以下元件恐怕就無法適用。微縮至平面10奈米制程的NAND快閃記憶體仍然遭遇顯著的挑戰(zhàn),，這也促使廠商著手開發(fā)3D垂直NAND快閃記憶體,。如上圖所示，我們也將三星的首款3D V-NAND納入,，不久的將來東芝,、海力士與美光也可能會推出3D NAND快閃記憶體產(chǎn)品。
雙重曝光已經(jīng)成為生產(chǎn)16奈米NAND快閃記憶體的必備技術,，記憶體制造商使用SADP以完成活性,、控制閘、浮動閘以及位元線曝光,；SADP制程的步驟,，從初始曝光經(jīng)過側(cè)壁間隔蝕刻，回到第二重曝光,，如下圖所示,。
自對準雙重曝光制程
雙重曝光微影制程通常會導致最終的側(cè)壁間隔結構之間的空間不對稱，被視為一種AB圖案(AB patterning),，這可以從下圖美光16奈米NAND快閃記憶體的淺溝槽隔離(shallow trench isolation ,，STI)圖案輕易看出。
美光的16奈米NAND快閃記憶體矽通道與STI
圖中可看到一條鎢(tungsten)金屬字元線(word line)從左至右橫過一連串與底層矽通道對齊的浮動閘結構上方,；浮動閘與矽通道已經(jīng)采用SADP制程一起進行圖案化與蝕刻,，STI底部與相鄰的矽通道之間，在其蝕刻深度展示了AB圖案特性,，并顯示使用了SADP技術,。
SK海力士在其M1x奈米浮動閘NAND快閃記憶體(于2013年IEDM會議上發(fā)表)，使用的是四重間隔曝光(quad spacer patterning)技術,，如下圖所示,；溝槽底部的AB圖案幾乎是不存在，而是被更隨機的圖案所取代,。我們可以在三星的16奈米與東芝的15奈米NAND快閃記憶體看到類似的隨機圖案,，也許這意味著他們都是使用四重間隔曝光制程。
海力士的的16奈米NAND快閃記憶體矽通道與STI
接下來的設計問題是維持控制閘(control gate,，CG)與浮動閘(floating gate,，F(xiàn)G)之間的高電容耦合,，同時將相鄰記憶體單元之間的電容耦合最小化。傳統(tǒng)上,，CG是被FG的三側(cè)所包圍,，如下圖所示。層間介電質(zhì)(interpoly dielectric,，IPD)提供了CG與FG之間的電容耦合,，因此需要優(yōu)異的電流阻擋特性，以及高介電常數(shù)K,。
下圖也可看到海力士的氧化物-氮化物-氧化物(oxide/nitride/oxide,，ONO)層；IPD相當厚,，減少了CG填補相鄰FG的間隙,。海力士已經(jīng)將FG側(cè)邊薄化，以提供更多空間給CG,；不過要利用這種方式持續(xù)微縮NAND快閃記憶體單元間距是有限制的,，因為CG得維持被FG的三側(cè)所包圍。我們也注意到海力士在矽通道之間加入了活性氣隙(active air gap),，以降低其電容耦合。
海力士的16奈米快閃記憶體控制閘包裹(Wrap)
美光已經(jīng)在16奈米NAND快閃記憶體避免采用包裹式(wrap-around)的CG,，轉(zhuǎn)向平面式的CG與FG結構,；這并非該公司第一次采用平面閘結構，我們在美光20奈米NAND快閃記憶體產(chǎn)品也觀察到該種架構,，如下圖所示,。
美光保留了多晶矽浮動閘，但它看起來不是很薄,，這讓二氧化鉿(HfO2)/氧/ HFO2層間介電質(zhì)幾乎是平躺在浮動閘上方,，而HFO2層之間非常高的介電常數(shù)，能讓CG與FG之間產(chǎn)生足夠的電容耦合,，免除了海力士,、三星與東芝所采用的包裹式閘極架構。
美光的16奈米快閃記憶體控制閘包裹
字元線與位元線間距的微縮,，加重了相鄰記憶體單元之間的電容耦合,；這會是一個問題，因為一個記憶體單元的編程狀態(tài)可能會與相鄰記憶體單元電容耦合,，導致記憶體閾值電壓(threshold voltages,，VT)被干擾，或是位元誤讀,。在相鄰字元線使用氣隙以降低其電容耦合已經(jīng)有多年歷史,，下圖顯示的案例是東芝第一代15奈米NAND快閃記憶體,。
東芝15奈米16GB NAND快閃記憶體浮動閘氣隙
三星16奈米NAND所使用的浮動閘氣隙如下圖所示，那些氣隙的均勻度不如東芝元件,，這意味著三星的記憶體單元會顯示單元與單元之間串擾的更大可變性,，而且可能使得單元寫入與抹除時間增加。
三星的16奈米NAND浮動閘氣隙
氣隙并不限于活性基板(active substrate)與字元線,，美光也在16奈米NAND快閃記憶體采用的metal 1位元線采用了氣隙,，如下圖所示。平面NAND快閃記憶體持續(xù)微縮之機會,，似乎隨著浸潤式微影以及四重曝光可能只能達到低1x奈米節(jié)點而受限,；而氣隙已經(jīng)被廣泛使用于抑制記憶體單元與單元之間的干擾。
美光的16奈米NAND位元線氣隙
三星,、海力士與東芝采用的閘包裹結構可能微縮至到10奈米節(jié)點,，美光的平面浮動閘技術則能達到次10奈米節(jié)點。不過到最后,，NAND快閃記憶體將會走向垂直化結構,；在此三星是第一個于2014年夏季推出3D V-NAND產(chǎn)品的業(yè)者。