歲末年初，當我們回顧2014年產(chǎn)業(yè)界的發(fā)展時,，少不了IoT（物聯(lián)網(wǎng)）和Big Data（大數(shù)據(jù)）這兩個2014年科技界人們談論最多,，捧的最高的科技名詞。在IEEE公布的2014 TOP10熱搜排行榜上,，他們也榜上有名,。不過，撥開他們?nèi)A麗的外衣,，我們看到的是隱于其背后的各種先進的高性能及超低功耗半導體技術令人驚喜的發(fā)展,。
功耗成為HPC和Networking的關鍵設計挑戰(zhàn)
毫無疑問,，IoT促進了低功耗的發(fā)展，但是,，這只是問題的一個方面,。另一方面，無所不在的移動設備產(chǎn)生了巨大的數(shù)據(jù)洪流,，越來越多的遠程監(jiān)控系統(tǒng)以及嵌入式系統(tǒng)也產(chǎn)生了龐大的數(shù)據(jù)集,，一些數(shù)據(jù)流只是在網(wǎng)絡上流過而已。而有些會進行精細的分析,，例如,，從監(jiān)控圖像流中找出綁架了兒童的汽車牌照，或者每月才出現(xiàn)一次的希格斯玻色子等,。大數(shù)據(jù)迫使我們大幅度提高網(wǎng)絡和計算帶寬,。不過，在為數(shù)據(jù)中心加速的同時,，功耗的問題就擺在眼前,。
“大多數(shù)人們對于能耗受限的深切認識到來源于移動設備的電源續(xù)航能力的限制，這就給我們造成了一種錯覺,，以為只有移動設備是功耗敏感的應用,，其實，在諸如數(shù)據(jù)中心等的高性能計算（HPC）及網(wǎng)絡（Networking）領域,，對于功耗的要求更加的苛刻,。”富士通半導體市場部經(jīng)理陳博宇（Alex Chen）先生在一年一度的中國集成電路設計業(yè)年會暨中國內(nèi)地與香港集成電路產(chǎn)業(yè)協(xié)作發(fā)展高峰論壇（簡稱ICCAD峰會）上表示。
圖1. 富士通半導體市場部經(jīng)理陳博宇先生在ICCAD上演講
和手機固定功率的電源不同,，數(shù)據(jù)中心的電源是永遠開啟的,，整個機房的每個芯片無時無刻不在工作，對整個供電系統(tǒng),，包括散熱系統(tǒng)的壓力巨大,。據(jù)統(tǒng)計：當服務器小于1萬臺，全年耗電約0.35億千瓦時（電是次要因素）,；當服務器小于10萬臺,，全年耗電約3.5億千瓦時（電是重要因素）；當服務器小于50萬臺,，全年耗電約17.5億千瓦時（電是主要成本）,；當服務器小于100萬臺，全年耗電約35億千瓦時（電是TOP1成本）,。
而和消費類的應用非常不同,，在通信領域，對每個板卡的功耗都有要求，只有達到每塊板卡的功耗要求,，整個系統(tǒng)的功耗才能達標,。“在高性能應用領域，億門級的設計規(guī)模使得芯片的復雜度增加,，如何在功耗上進行優(yōu)化,，而又能達到性能要求，這是在大規(guī)模設計上特別要考慮的,。” 陳博宇指出,。
多種方法應對高性能設計的功耗挑戰(zhàn)
現(xiàn)在的高速低功耗設計，最多有超過7億多門級電路和超過2GHz的工作頻率的設計,。因此,，設計人員需謹慎評估如何在最短的設計周期內(nèi)，針對整個芯片的低功耗策略做定義及最佳化,，并思考如何讓封裝設計滿足超高的功耗,。
大規(guī)模版圖設計能夠幫助設計人員應對高速低功耗設計挑戰(zhàn)，如下圖所示2,，富士通半導體的協(xié)同設計技術優(yōu)化了芯片,、IP、及從封裝到板級設計等所有方面,。為使其達到性能最優(yōu)化，貫穿規(guī)劃,，設計,，建模和分析所有過程，富士通半導體使用了可以預估的電源網(wǎng)絡構架,，并使用了層次化的電源網(wǎng)絡分析,，這種分析可以優(yōu)化電源網(wǎng)絡設計，并且最小化全芯片的功耗,。低噪聲的芯片架構設計可以承受超過300瓦的功耗,。
圖2. 大規(guī)模版圖設計能夠幫助設計人員應對高速低功耗設計挑戰(zhàn)
此外，特別值得一提的是富士通半導體獨特的ASV（Adapter Support Voltage）技術,。如下圖3所示,，該技術用以監(jiān)控制程（process）的快慢。
圖3. 全功耗設計解決方案應對高速低功耗設計挑戰(zhàn)
陳博宇進一步解釋：“因為晶圓廠的制程存在快（fast）,、慢（slow）,、標準（typ）的狀態(tài)，在芯片中放置’Process Monitor’,，使得我們可以讀出制程的參數(shù),，這樣就能知道電源的大小，例如，如果我們讀出是偏快的制程,，就可以幫助降低電壓,，因為功率是和電壓的平方成正比，所以降低電壓就能降低功耗,，ASV技術就像一個彈簧一樣,，把芯片拉向typ。”
再次,，高性能封裝解決方案在應對功耗挑戰(zhàn)上必不可少,。富士通半導體在高性能封裝市場也處于領先地位，在開發(fā)這些高可靠性封裝的過程中,，富士通半導體進行了嚴謹?shù)哪M,，優(yōu)化了技術原型。如下圖4所示,。
圖4. 高性能封裝解決方案應對高速低功耗設計挑戰(zhàn)
“我們的球形封裝技術支持到超過4000個pin腳,，并且每一邊的封裝尺寸可以到達60mm，我們的多層基板封裝設計可以支持到32層,，對于BGA封裝,，我們獨特的金屬TIM實現(xiàn)了超低Theta JC，Theta JC小于0.05度,，并通過了最新的熱阻測量技術驗證,。我們正在為中央處理器和服務器，研制新一代2.5和3D封裝技術,。” 陳博宇表示,。
極具競爭的高速設計解決方案
隨著芯片的處理速度不斷提升，工作頻率甚至超過2GHz,，在高速設計中往往需要整合數(shù)億顆同時運行的晶體管和超高速模擬互聯(lián)IP,，導致物理設計收斂變得更為困難，而芯片上大量的數(shù)字電路對超高速模擬IP的干擾現(xiàn)象也日益明顯,。
一方面,，為實現(xiàn)高速設計富士通半導體使用了復雜的時鐘分布技術，實現(xiàn)了低時鐘偏差,，并使用金屬層隔離實現(xiàn)了無噪聲設計,，其先進的層次及緩沖器優(yōu)化技術能夠控制金屬層的優(yōu)化。
另一方面,，自1999年富士通半導體研發(fā)出了超過1Gbps全球最快的SerDes以來,，此后很多年，富士通半導體一直都是高速接口設計的領軍者,，滿足了計算機網(wǎng)絡設計,，伺服器和消費電子的需求?，F(xiàn)在富士通半導體的SerDes支持速率達到了32Gbps，并支持客戶專用定制,。針對最新32Gbps SerDes的評估板也以投入使用,，未來還將支持56Gbps SerDes或更高參數(shù)。
如下圖5所示,，富士通半導體廣泛的高速IP產(chǎn)品組合包括非常高速的SerDes,，及PCIe和SATA等，這對于用戶具有非常獨特的價值,，也是一般的IC設計服務公司所不具備的能力,。“富士通半導體能夠提供給客戶整套的方案，我們寬泛的高速IP接口是經(jīng)過驗證的,，用戶采用我們的方案不會有IP驗證方面的后顧之憂,。”陳博宇表示。
圖5. 高速接口IP積累
50年磨一劍,，在Custom SoC (ASICs)積累豐富Know-how
現(xiàn)在,，富士通半導體擁有大規(guī)模版圖經(jīng)驗，高速接口,，高性能封裝經(jīng)驗和協(xié)同設計能力,，從設計到交付，始終支持客戶的高性能LSI項目,。
“從1956年出口了第一批硅晶體管開始,，50年來，我們一直致力于對現(xiàn)有產(chǎn)品的不斷提升并持續(xù)開發(fā)新產(chǎn)品,。在Custom SoC (ASICs)領域積累了豐富Know-how,。并且在HPC和Networking設計中，有很多成功的案例,。2009年，我們的Tape out總數(shù)達到10000個,，每年的Tape out數(shù)量都增加300多個,。”陳博宇指出。
圖6.2012年,，富士通研發(fā)出了當時世界上最快的超級計算機
2012年,，富士通半導體參與研發(fā)出了當時世界上最快的超級計算機“京”，“京”的計算速度為每秒1.051萬萬億(1萬萬億為1京)次,。
據(jù)悉,，富士通半導體與國內(nèi)知名的網(wǎng)絡芯片提供商在最近的一次高頻通訊ASIC芯片的合作開發(fā)中，雙方共同克服效能,、功耗和交期的挑戰(zhàn),，且原型芯片的Tape out比原定計劃提前兩周，并一次成功。陳博宇進一步表示：“我們現(xiàn)在做的比較多的是在2億到3億門規(guī)模左右的設計,，以28nm為主,，預計接下來兩年會有若干個16nm/14nm的2億、3億門級的設計,。”
在現(xiàn)在充滿競爭的市場中,，面市時間常常決定了一種新產(chǎn)品的成功。借助我們多年的設計實踐經(jīng)驗,，富士通半導體先進的設計方法有助于保證我們的ASIC產(chǎn)品按計劃推出并投入首次應用,。憑借龐大的IP產(chǎn)品組合和全球設計團隊的支持，富士通半導體將是您最佳的合作伙伴,，可以幫助客戶快速的將其創(chuàng)新理念轉(zhuǎn)化為收益,。