0 引言
    隨著雷達(dá)技術(shù)的快速發(fā)展，尤其是現(xiàn)代雷達(dá)采用了脈沖壓縮,、相位編碼等復(fù)雜的調(diào)制技術(shù),，使得傳統(tǒng)的電子欺騙干擾很難奏效。DRFM技術(shù)是現(xiàn)代電子戰(zhàn)中的前沿技術(shù)之一,，它能精確復(fù)制對(duì)方的雷達(dá)信號(hào),，并采用欺騙、遮蓋復(fù)合的調(diào)制方式在時(shí)間,、空間,、頻率以及調(diào)制方式等多維信息域內(nèi)對(duì)雷達(dá)實(shí)施最佳干擾而不受速度和距離的影響。因此,，DRFM技術(shù)已成為電子戰(zhàn)中研究的熱點(diǎn),。
    PXIE架構(gòu)本身就是在CPCI基礎(chǔ)上衍生出來(lái)的，適用于儀器測(cè)試環(huán)境的架構(gòu)。該架構(gòu)在系統(tǒng)供電,、抗震,、信號(hào)形式等一系列方面都擁有全面和優(yōu)越的保護(hù)措施，從而從整體上保證了系統(tǒng)的穩(wěn)定性,。

1 DRFM基本原理
    數(shù)字射頻存儲(chǔ)器是一種能夠存儲(chǔ)射頻信號(hào),，并對(duì)其做延遲等相關(guān)處理，并且在處理后能精確輸出的存儲(chǔ)設(shè)備,。系統(tǒng)原理框圖如圖1所示,。系統(tǒng)可分為本振電路、上,、下變頻電路,、中頻信號(hào)采集電路、存儲(chǔ)電路,、中頻信號(hào)還原電路及處理和協(xié)調(diào)控制電路等,。輸入射頻信號(hào)經(jīng)下變頻后被中頻采集卡采樣，采樣信號(hào)被送往高速存儲(chǔ)模塊進(jìn)行存儲(chǔ),，處理器按照設(shè)定的處理方式對(duì)信號(hào)進(jìn)行相關(guān)處理后,，經(jīng)中頻還原卡將信號(hào)還原，再經(jīng)上變頻模塊還原射頻信號(hào),。還原出來(lái)的信號(hào)經(jīng)放大便可發(fā)射出去實(shí)施電子干擾和欺騙等,。

2 DRFM方案設(shè)計(jì)
    按照PXIE的模塊化設(shè)計(jì)原則，DRFM主要包括上,、下變頻模塊,、中頻采集模塊、中頻還原模塊和固態(tài)存儲(chǔ)模塊,。上,、下變頻模塊將輸入的射頻信號(hào)下變頻至中頻信號(hào)以及將輸出的信號(hào)上變頻至射頻信號(hào)；中頻采集模塊完成中頻信號(hào)的采集和傳輸,；固態(tài)存儲(chǔ)模塊在控制電路的作用下實(shí)現(xiàn)信號(hào)的高速存?。恢蓄l還原模塊將處理后的數(shù)字信號(hào)還原成模擬信號(hào),。在DRFM中中頻采集模塊,、中頻還原模塊和固態(tài)存儲(chǔ)模塊是系統(tǒng)的關(guān)鍵，下面分別介紹,。
2．1 中頻采集模塊設(shè)計(jì)
    中頻信號(hào)采集模塊主要是完成中頻信號(hào)的模／數(shù)轉(zhuǎn)換,，并將轉(zhuǎn)換后的數(shù)據(jù)通過(guò)FPGA處理后傳輸給存儲(chǔ)模塊。主要由前端調(diào)理電路,、6片高速ADC,、時(shí)鐘分配電路,、FPGA、電源五部分組成,，前端信號(hào)調(diào)理電路主要是完成信號(hào)的放大或者是衰減,，以匹配A／D的輸入要求，高速ADC完成模數(shù)轉(zhuǎn)換,，F(xiàn)PGA負(fù)責(zé)接受A／D的數(shù)據(jù)和傳輸以及整塊板卡的控制,。其構(gòu)成框圖如圖2所示。

    該設(shè)計(jì)的高速ADC采用TI公司的高速ADC即ADS6149,。ADS6149是一款高性能的14位,，250 Mb／s采樣率模／數(shù)轉(zhuǎn)換器，它提供出色的高模擬帶寬和低輸入抖動(dòng),，在高頻信號(hào)輸入時(shí),，ADC提供極高的SNR和SFDR指標(biāo)，其內(nèi)部包括可編程增益設(shè)置,，可以用于提高小信號(hào)輸入時(shí)的SFDR性能,。時(shí)鐘對(duì)于高速ADC系統(tǒng)而言尤其關(guān)鍵，這是因?yàn)闀r(shí)鐘信號(hào)的時(shí)序準(zhǔn)確性可以直接影響ADC的動(dòng)態(tài)特性,。該設(shè)計(jì)選用ICS834061,，它是一款集成高頻時(shí)鐘發(fā)生器，在單芯片中集成整個(gè)鎖相環(huán)系統(tǒng)和時(shí)鐘扇出系統(tǒng),，外圍器件只要1個(gè)晶振,，具有2路LVPECL時(shí)鐘扇出，輸出頻率范圍20～500 MHz可調(diào),，時(shí)鐘抖動(dòng)最大只有6 ps,，能滿足該設(shè)計(jì)的要求。
2．2 中頻還原模塊設(shè)計(jì)
    中頻信號(hào)還原模塊完成處理后的信號(hào)的還原,，主要由FPGA,、高速DAC、后端調(diào)理電路,、時(shí)鐘分配電路,、控制信號(hào)發(fā)生電路,，電源6部分組成,，其中FPGA負(fù)責(zé)將處理之后的數(shù)據(jù)發(fā)給D／A轉(zhuǎn)換器以及整塊中頻還原卡的控制。高速ADC完成模／數(shù)轉(zhuǎn)換功能,，后端調(diào)理電路提供A／D轉(zhuǎn)換后的濾波和信號(hào)放大功能,，時(shí)鐘電路為系統(tǒng)提供高精度、低抖動(dòng)的時(shí)鐘信號(hào),，其構(gòu)成框圖如圖3所示,。

    該設(shè)計(jì)的高速DAC擬采用美信公司的高速DAC——MAX5887。MAX5887是先進(jìn)的14位、500MS／s數(shù)／模轉(zhuǎn)換器(DAC),，設(shè)計(jì)用于滿足要求性能苛刻的信號(hào)合成應(yīng)用,。該DAC工作于3．3 V單電源，提供優(yōu)越的動(dòng)態(tài)性能,，如76 dBc的無(wú)雜散動(dòng)態(tài)范圍(SFDR)(Fout=30 MHz時(shí)),。MAX5887具有集成的1．2 V帶隙基準(zhǔn)和控制放大器，以保證高精度和低噪聲特性,。此外,，單獨(dú)的基準(zhǔn)輸入允許用戶外接基準(zhǔn)，以獲得最大的靈活性和提高增益精度,。該設(shè)計(jì)為提高D／A轉(zhuǎn)換器的性能,，采用精密的、低壓差,、微功耗電壓基準(zhǔn),、溫度系數(shù)低至5 ppm／℃(最大值)的MAX6161來(lái)為MAX5 887提高參考。
2．3 固態(tài)存儲(chǔ)模塊設(shè)計(jì)
    數(shù)字射頻存儲(chǔ)器的一個(gè)技術(shù)難點(diǎn)就是實(shí)現(xiàn)大容量高速數(shù)據(jù)的存儲(chǔ)與讀取,。而固態(tài)電子硬盤在存儲(chǔ)容量和存取速度方面都能滿足該設(shè)計(jì)的需求,。固態(tài)電子硬盤卡以FPGA為控制核心，以FLASH為存儲(chǔ)介質(zhì),，板上采用兩片型號(hào)為XC3S5000 FPGA,，每片F(xiàn)PGA控制36片NAND FLASH，其結(jié)構(gòu)如圖4所示,。每片F(xiàn)LASH128 MB,，合計(jì)約9．2 GB容量。

    外部數(shù)據(jù)流以LVDS的方式通過(guò)C96接口傳入固態(tài)電子硬盤,，以I／O方式把數(shù)據(jù)從固態(tài)電子硬盤讀出,。兩片F(xiàn)PGA之間通過(guò)普通I／O互聯(lián)，A片F(xiàn)PGA負(fù)責(zé)數(shù)據(jù)接收以及兩片F(xiàn)PGA之間的數(shù)據(jù)分配,。這樣就解決了存取速度和存儲(chǔ)容量的問(wèn)題,。

3 結(jié)語(yǔ)
    本文采用基于PXIE的模塊化設(shè)計(jì)，在工程應(yīng)用領(lǐng)域具有更大的靈活性,，系統(tǒng)完成了包括中頻信號(hào)采集模塊,、中頻信號(hào)還原模塊和固態(tài)存儲(chǔ)模塊等電路的設(shè)計(jì)。中頻采集模塊采用6路采樣率為250 MHz,、采樣精度為14位的高速A／D進(jìn)行采樣,，中頻還原模塊采用6路采樣率為500 MHz、精度為14位的高速DAC進(jìn)行數(shù)／模轉(zhuǎn)換,。為了提高存取速度和存儲(chǔ)深度,，系統(tǒng)采用了固態(tài)電子硬盤作為存儲(chǔ)介質(zhì),。與傳統(tǒng)的DRFM相比，
PXIE技術(shù)的應(yīng)用使系統(tǒng)具有更高的靈活性,，可以在對(duì)其中的一個(gè)或幾個(gè)模塊進(jìn)行單獨(dú)更換或改進(jìn),，具有更高的通用性。固態(tài)存儲(chǔ)技術(shù)的應(yīng)用,，大大提高了系統(tǒng)的存取速度,，為進(jìn)一步提高DRFM的性能提供了重要參考和奠定了堅(jiān)實(shí)的基礎(chǔ)。