一種新型的基于FPGA的SMS4密碼算法電路設(shè)計
所屬分類：參考設(shè)計
上傳者：aet
文檔大?。?span>2228 K
標簽： FPGA
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文檔介紹：提出了一種新型的基于FPGA硬件實現(xiàn)的SMS4分組密碼算法電路的設(shè)計,。相較于常用的流水線設(shè)計方法和迭代設(shè)計方法,，此設(shè)計將流水線和迭代運算相結(jié)合，結(jié)合了前者較高處理速度和后者較小實現(xiàn)面積的優(yōu)點,，達到了較好的性能,，對WLAN商用密碼算法的FPGA硬件實現(xiàn)有參考意義。通過Quartus II 8.0軟件時序仿真驗證了此設(shè)計的正確性,，并使用以Cyclone II FPGA芯片為核心的DE2開發(fā)板驗證了此設(shè)計的可實現(xiàn)性,。
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