基于FPGA的Ethernet解包電路 | |
所屬分類(lèi):技術(shù)論文 | |
上傳者:aet | |
文檔大?。?span>239 K | |
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文檔介紹:針對(duì)傳統(tǒng)微處理器平臺(tái)中存在的接口速率瓶頸問(wèn)題,,提出了基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA) 的以太網(wǎng)解包電路的硬件實(shí)現(xiàn)方法。主要介紹了接收數(shù)據(jù)幀的實(shí)現(xiàn)方法,,該設(shè)計(jì)具有通用性好,、可擴(kuò)展性強(qiáng)以及方便易行等優(yōu)點(diǎn), 為高速數(shù)據(jù)采集系統(tǒng)的網(wǎng)絡(luò)化提供了很好的解決方案。 | |
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