一種改進(jìn)Turbo碼譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大?。?span>220 K
標(biāo)簽： FPGA
所需積分：0分積分不夠怎么辦,？
文檔介紹：提出了一種基于MAX-Log-MAP算法的更有效減小譯碼延時(shí)的方法，通過(guò)并行計(jì)算前向狀態(tài)度量和后向狀態(tài)度量,，將半次迭代譯碼延時(shí)縮短一半,，而譯碼性能沒有損失，同時(shí)也減小了硬件實(shí)現(xiàn)中的時(shí)序控制復(fù)雜度,。仿真表明,，該方法有效降低了譯碼的延時(shí)，并且性能沒有損失,，具有較高的實(shí)用價(jià)值,。
現(xiàn)在下載
VIP會(huì)員，AET專家下載不扣分,；重復(fù)下載不扣分,，本人上傳資源不扣分。