AVS解碼器中幀內(nèi)預(yù)測(cè)模塊的設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
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標(biāo)簽： FPGA
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文檔介紹：闡述了AVS視頻解碼器的總體框架，詳細(xì)分析了幀內(nèi)預(yù)測(cè)的原理與算法,，提出了一種可行的幀內(nèi)預(yù)測(cè)解碼器的硬件設(shè)計(jì),， 給出了每一模塊的功能和結(jié)構(gòu)的詳細(xì)介紹，并建立了一種高效的存儲(chǔ)機(jī)制,。通過(guò)FPGA平臺(tái)的驗(yàn)證,，表明本設(shè)計(jì)完全滿足AVS標(biāo)清視頻的實(shí)時(shí)解碼要求。
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