基于FPGA的高速并行Viterbi譯碼器的設(shè)計與實現(xiàn)
所屬分類：參考設(shè)計
上傳者：aet
文檔大?。?span>138 K
標(biāo)簽： FPGA
所需積分：0分積分不夠怎么辦？
文檔介紹：針對319卷積編碼,，提出一種Viterbi譯碼器的FPGA實現(xiàn)方案,。該方案兼顧了資源消耗和譯碼效率,，通過有效的時鐘和存儲介質(zhì)復(fù)用，實現(xiàn)了高速并行的譯碼功能,，并利用Verilog語言在Xilinx ISE 6．2中進行了建模仿真和綜合實現(xiàn),。
現(xiàn)在下載
VIP會員，AET專家下載不扣分,；重復(fù)下載不扣分,，本人上傳資源不扣分。