可編程邏輯器-AET-電子技術應用

頭條

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。

臺積電16nm制程獲賽靈思FPGA大單

賽靈思（Xilinx）昨（1）日宣布，旗下采用臺積電最新16納米制程的最新可編程邏輯芯片（FPGA）VirtexUltraScale+正式出貨首家客戶采用，并將元件或主機板出貨給超過60家客戶。賽靈思是繼續(xù)蘋果和海思之后，又一半導體元件大廠加入臺積電16納米制程陣營，為臺積電首季業(yè)績添助力。

發(fā)表于：2/2/2016

Xilinx發(fā)貨業(yè)界首批高端FinFET FPGA 16nm Virtex UltraScale+器件

賽靈思公司今天宣布其 Virtex® UltraScale+? FPGA面向首批客戶開始發(fā)貨，這是業(yè)界首款采用臺積公司(TSMC)16FF+工藝制造的高端FinFET FPGA。賽靈思在UltraScale+產(chǎn)品系列與設計工具上一直與100多家客戶積極接觸，目前已向其中60多家客戶發(fā)貨器件和/或開發(fā)板。 Virtex UltraScale+器件加上Zynq® UltraScale+ MPSoC和Kintex® UltraScale+ FPGA展示了賽靈思16nm產(chǎn)品組合三大系列已經(jīng)悉數(shù)登場。

發(fā)表于：2/1/2016

信道化接收機的結構優(yōu)化和實現(xiàn)

為了減少信道化接收機的資源消耗，對低通濾波器組實現(xiàn)信道化接收機的結構進行了研究。在前人將HB濾波器和FIR濾波器設計為多通道并采用時分復用方法的基礎上，將NCO和CIC濾波器也做了同樣處理，并在FPGA上分別實現(xiàn)了優(yōu)化前后的兩種結構，通過硬件資源消耗情況的對比，驗證了此方法的有效性。在輸入數(shù)據(jù)為單一頻率正弦波的情況下，將信道化的結果導入Matlab進行分析，驗證了此方法的正確性。

發(fā)表于：1/29/2016

基于編譯選項的Linux內(nèi)核交互式圖解軟件設計*

Linux內(nèi)核龐大并且可定制性非常高，而且目前市場上并沒有學習內(nèi)核的指導軟件。針對Linux內(nèi)核學習難、配置難等問題，對Linux內(nèi)核模塊進行了重新的邏輯劃分，提出了“虛目錄”的概念，并在此基礎上，圍繞Linux內(nèi)核的編譯選項設計并開發(fā)了一款學習指導軟件。該軟件為一套內(nèi)核編譯配置的輔助工具，虛目錄的劃分清晰地展示了內(nèi)核功能模塊的邏輯劃分，展開虛目錄后，會顯示與此虛目錄功能配置相關的所有編譯配置選項，使用戶了解到該目錄項的功能是通過哪些編譯選項來配置的。編譯配置選項之間存在著編譯依賴關系，本軟件可以從源碼的層次（如函數(shù)調(diào)用、變量引用等）來解釋編譯依賴關系的具體實現(xiàn)。

發(fā)表于：1/29/2016

基于CASA和譜減法的清音分離改進算法

現(xiàn)有的基于計算聽覺場景分析（CASA）的單通道語音盲信號分離算法大多集中在對濁音分離的研究，對清音分離的研究甚少。針對清音分離的問題，對傳統(tǒng)的基于CASA和譜減法的清音分離算法進行改進，改進算法通過估計語音onset/offset判別出可能存在清音的時頻塊，并利用相鄰時頻單元能量具有連續(xù)性的原理，對相應的時頻塊中每一時頻單元分別進行噪聲能量估計，使噪聲能量估計更加精準。仿真實驗結果表明，改進算法比傳統(tǒng)算法運算量更小，對清音分離的有效性更高。

發(fā)表于：1/28/2016

智能車路徑識別與控制性能提高方法研究及實現(xiàn)

為提高智能車路徑識別的準確性、實時性和魯棒性，采用“圖像采集—圖像處理”交叉執(zhí)行的方式，同時在圖像處理階段采用跟蹤邊緣檢測算法，并將模糊控制算法和PID算法進行整合。整體實驗結果表明，智能車的速度提高了33.3%，準確率提高了35.7%。本研究中的智能車系統(tǒng)可發(fā)展應用于現(xiàn)代汽車的輔助駕駛系統(tǒng)，提高智能交通的安全性。

發(fā)表于：1/26/2016

基于多核DSP互聯(lián)架構的SAR處理研究與設計

提出了一種基于多核DSP互聯(lián)架構的SAR成像處理方案。首先，介紹了一種基于方位子塊插值的PFA實時成像算法。其次，研究了TI多核DSP TMS320C6678的處理性能，介紹了一種典型的RapidIO互聯(lián)架構，并進一步提出基于該架構的SAR成像處理方案。最后，通過給出SAR成像結果并對比傳統(tǒng)解決方案，證明了該處理方案的有效性和先進性。

發(fā)表于：1/21/2016

核高基項目首顆高性能FPGA芯片面世

“兩千萬門級，集成6.5G bps高速Serdes、硬核PCIe以及DDR3/2控制器和PHY，CME-C1在關鍵技術指標上達到了國內(nèi)領先，可實現(xiàn)對同行競爭對手中端FPGA 芯片的部分替代，有效填補國產(chǎn)FPGA的市場空白。”核高基國家科技重大專項FPGA研發(fā)及產(chǎn)業(yè)化應用課題負責人、京微雅格市場副總裁王海力激動地說。

發(fā)表于：1/21/2016

蛙跳螢火蟲算法及其在無線電頻譜分配中的應用

螢火蟲算法是一種生物群智能的隨機優(yōu)化算法，該算法通過模擬螢火蟲在覓食、擇偶中產(chǎn)生熒光而相互吸引、移動、合作等行為來解決最優(yōu)化問題。雖然該算法具有設置參數(shù)少、原理簡單、更新公式清晰等優(yōu)點，但是存在著種群過早收斂到局部最優(yōu)解或者種群收斂速度慢等問題。為此本文提出蛙跳螢火蟲算法。該算法利用蛙跳的分群思想來優(yōu)化螢火蟲算法。利用蛙跳算法對種群進行分群和局部深度優(yōu)化，不斷地迭代以尋得最優(yōu)解。在對蛙跳螢火蟲算法研究的基礎上把它應用于無線電頻譜分配中，獲得比較滿意的頻譜分配方式。

發(fā)表于：1/20/2016

中國自主知識產(chǎn)權的FPGA產(chǎn)品又創(chuàng)新高

2016年1月19日，京微雅格（北京）科技有限公司今日召開“國家科技重大專項核高基項目首顆高性能FPGA芯片暨京微雅格CME-C1（祥云）系列新品發(fā)布會”，宣布其面向大容量FPGA市場的“云”系列首款FPGA芯片，CME-C1（祥云）正式發(fā)布。武漢虹信通信技術有限公司、普天信息技術研究院、遼寧聚龍金融設備股份有限公司等產(chǎn)業(yè)代表，媒體代表近百名嘉賓出席了此次發(fā)布活動。

發(fā)表于：1/20/2016