半導體制程已經(jīng)進入3nm時代，因為臺積電即將在本月開始試產(chǎn)3nm芯片,。據(jù)悉,，臺積電Fab 18B廠已完成3nm生產(chǎn)線建設，近期將進行3nm測試芯片的正式下線投片的初期先導生產(chǎn)，預計2022年第四季度進入量產(chǎn)階段,。臺積電南科Fab 18超大型晶圓廠將建設P5～P8共4座3nm晶圓廠,。

　　5G手機芯片及HPC運算芯片會是臺積電3nm量產(chǎn)第一年的主要投片產(chǎn)品。業(yè)界預期,，蘋果及英特爾將會是3nm量產(chǎn)初期兩大客戶,，后續(xù)包括AMD、高通,、聯(lián)發(fā)科,、博通、邁威爾等都會在2023年開始采用3nm生產(chǎn)新一代芯片,。

　　臺積電董事長劉德音曾經(jīng)表示,，在3nm制程上,，于南科廠的累計投資將超過 2萬億元新臺幣,，目標是3nm量產(chǎn)時，12英寸晶圓月產(chǎn)能超過60萬片,。60萬片的月產(chǎn)能,，這是一個非常驚人的數(shù)字，不過,，在量產(chǎn)初期是達不到的,，需要一個過程。據(jù)Digitimes報道,，臺積電3nm芯片在2022年下半年開始量產(chǎn),，單月產(chǎn)能5.5萬片起，2023年,，將達到10.5萬片,。

　　臺積電在臺南科學園區(qū)有3座晶圓廠，分別是晶圓十四廠,、晶圓十八廠和晶圓六廠,，其中前兩座是12英寸晶圓廠，后一座是8英寸晶圓廠,。晶圓十八廠是5nm制程工藝的主要生產(chǎn)基地,。而除了5nm工藝，臺積電3nm制程工藝的工廠,，也建在臺南科學園區(qū)內(nèi),，他們在2016年就公布了建廠計劃，工廠靠近5nm制程工藝的主要生產(chǎn)基地晶圓十八廠,。

　　除了臺積電,，三星也將試產(chǎn)3nm芯片。2020年初，三星已開始其新建的V1晶圓工廠的大規(guī)模生產(chǎn),，成為業(yè)內(nèi)首批完全使用6LPP和7LPP制造工藝的純極紫外光刻（EUV）生產(chǎn)線,。而該工廠還被認為是三星3nm制程的主陣地。

　　三星V1晶圓廠位于韓國華城,、毗鄰 S3,。三星于2018年2月開始建造V1，并于2019 下半年開始晶片的測試生產(chǎn),。目前,，該公司還在擴大V1晶圓廠的產(chǎn)能規(guī)模，也在緊鑼密鼓地為3nm量產(chǎn)做著準備,。

　　3nm制程芯片的試產(chǎn),，以及之后的量產(chǎn)，將半導體業(yè)的先進制程推進到了一個新的時代,，使得前兩年還處于理論研究階段的工藝技術變成了現(xiàn)實,。而在這之后，仍處在研發(fā)階段的2nm和1nm制程,，將受到越來越多的關注,，特別是其晶圓廠、設備,、材料,、工藝等產(chǎn)業(yè)化元素，已經(jīng)被提上議事日程,，下面來看一下它們的進展情況,。

2nm

　　今年早些時候，有19個歐盟成員國簽署了一項聯(lián)合聲明,，為“加強歐洲開發(fā)下一代處理器和半導體的能力”進行合作,。其中包括逐漸向2nm制程節(jié)點發(fā)展的領先制造技術。此外,，日本正在與臺積電一起建立先進的IC封裝和測試工廠,。中國臺灣半導體研究中心（TSRI）開始與日本產(chǎn)業(yè)技術總合研究所（AIST）合作，開發(fā)新型晶體管結構,。日本媒體指出,，這有助于制造2nm及更先進制程芯片，他們計劃將合作成果應用在2024年后的新一代先進半導體當中,。而2024年正是臺積電2nm制程的量產(chǎn)年,。

　　2019年，臺積電率先開始了2nm制程技術的研發(fā)工作,。相應的技術開發(fā)的中心和芯片生產(chǎn)工廠主要設在臺灣地區(qū)的新竹,，同時還規(guī)劃了4個超大型晶圓廠，主要用于2nm及更先進制程的研發(fā)和生產(chǎn)。

　　臺積電2019年成立了2nm專案研發(fā)團隊,，尋找可行路徑進行開發(fā),。在考量成本、設備相容,、技術成熟及效能表現(xiàn)等多項條件之后,，決定采用以環(huán)繞閘極（Gate-all-around，GAA）制程為基礎的MBCFET架構,，解決FinFET因制程微縮產(chǎn)生電流控制漏電的物理極限問題,。MBCFET和FinFET有相同的理念，不同之處在于GAA的柵極對溝道的四面包裹,，源極和漏極不再和基底接觸,。

　　根據(jù)設計的不同，GAA也有不同的形態(tài),，目前比較主流的四個技術是納米線,、板片狀結構多路橋接鰭片、六角形截面納米線,、納米環(huán),。與臺積電一樣,，三星對外介紹的GAA技術也是Multi-Bridge Channel FET（MBCFET）,，即板片狀結構多路橋接鰭片。不過,，三星在3nm節(jié)點處就使用了GAA,，而臺積電3nm使用的依然是FinFET工藝。

　　按照臺積電給出的2nm工藝指標,，Metal Track（金屬單元高度）和3nm一樣維持在5x,，同時Gate Pitch（晶體管柵極間距）縮小到30nm，Metal Pitch（金屬間距）縮小到20nm,，相比于3nm都小了23%,。

　　按照規(guī)劃，臺積電有望在 2023 年中期進入 2nm 工藝試生產(chǎn)階段,，并于一年后開始批量生產(chǎn),。2020年9月，據(jù)臺灣地區(qū)媒體報道,，臺積電2nm工藝取得重大突破,，研發(fā)進度超前，業(yè)界看好其2023年下半年風險試產(chǎn)良率就可以達到90%,。

　　對于芯片制造來說,，需要的設備很多，但就2nm這樣高精尖地工藝來講，EUV光刻機無疑是最為關鍵的,。

　　對于臺積電先進制程所需的EUV設備,，有日本專家做過推理和分析：在EUV層數(shù)方面，7nm+為5層,，5nm為15層,，3nm為32層，2nm將達45層,。因此,，到2022年，當3nm大規(guī)模生產(chǎn),、2nm準備試產(chǎn),，需要的新EUV光刻機數(shù)量預計為57臺。2023年,，當3nm生產(chǎn)規(guī)模擴大,、2nm開始風險生產(chǎn)時，所需新EUV光刻機數(shù)達到58臺,。到2024年,，啟動2nm的大規(guī)模生產(chǎn)，2025年生產(chǎn)規(guī)模擴大,，到時所需新EUV光刻機數(shù)預計為62臺,。

　　對于EUV技術，臺積電表示,，要減少光刻機的掩膜缺陷及制程堆疊誤差,，并降低整體成本。今年在2nm及更先進制程上,，將著重于改善極紫外光技術的品質(zhì)與成本,。之前有消息稱，臺積電正在籌集更多的資金,，為的是向ASML購買更多更先進制程的EUV光刻機,，而這些都是為了新制程做準備。

　　對于2nm和更先進制程工藝來說,，EUV光刻機的重要性越來越高,，但是EUV設備的產(chǎn)量依然是一大難題，而且其能耗也很高,。

　　歐洲微電子研究中心IMEC首席執(zhí)行官兼總裁LucVandenhove曾經(jīng)表示,，在與ASML公司的合作下，更加先進的光刻機已經(jīng)取得了進展,。

　　LucVandenhove表示,，IMEC的目標是將下一代高分辨率EUV光刻技術高NAEUV光刻技術商業(yè)化,。由于此前的光刻機競爭對手早已經(jīng)陸續(xù)退出市場，使得ASML把握著全球主要的先進光刻機產(chǎn)能,，近年來,，IMEC一直在與ASML研究新的EUV光刻機，目標是將工藝規(guī)?？s小到1nm及以下,。

　　目前，ASML已經(jīng)完成了NXE:5000系列的高NAEUV曝光系統(tǒng)的基本設計,，至于設備的商業(yè)化,。至少要等到2022年，而等到臺積電和三星拿到設備,，要到2023年了,。

　　對于像2nm這樣先進的制程工藝來說，互連技術的跟進是關鍵,。傳統(tǒng)上,，一般采用銅互連，但是,，發(fā)展到2nm,，相應的電阻電容（RC）延遲問題非常突出，因為,，行業(yè)正在積極尋找銅的替代方案,。

　　目前，面向2nm及更先進制程的新型互連技術主要包括：混合金屬化或預填充,，將不同的金屬嵌套工藝與新材料相結合,，以實現(xiàn)更小的互連和更少的延遲,；半金屬嵌套,，使用減法蝕刻，實現(xiàn)微小的互連,；超級通孔,、石墨烯互連和其他技術。這些都在研發(fā)中,。

　　1nm

　　目前,，1nm的研發(fā)還不成熟，還有諸多不確定因素,。

　　隨著制程向3nm和2nm演進,，F(xiàn)inFET已經(jīng)難以滿足需求，gate-all-around（GAA）架構成為必選,，其也被稱為nanosheet,，而1nm制程對晶體管架構提出了更高的要求,。為了將nanosheet器件的可微縮性延伸到1nm節(jié)點處，歐洲研究機構IMEC提出了一種被稱為forksheet的架構,。在這種架構中,，sheet由叉形柵極結構控制，在柵極圖案化之前,，通過在pMOS和nMOS器件之間引入介電層來實現(xiàn),。這個介電層從物理上隔離了p柵溝槽和n柵溝槽，使得n-to-p間距比FinFET或nanosheet器件更緊密,。通過仿真,，IMEC預計forksheet具有理想的面積和性能微縮性，以及更低的寄生電容,。

　　此外,，3D“互補FET”（CFET）也是1nm制程的晶體管方案。CFET技術的一個顯著特征是與納米片拓撲結構具有很強的相似性,。CFET的新穎之處在于pFET和nFET納米片的垂直放置,。CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到nFET和pFET器件的柵極,。

　　在VLSI 2020上,，IMEC展示了CFET器件的第一個實驗概念證明，它是在單片工藝中制造的,。該團隊設法克服了這一復雜工藝方案的關鍵工藝挑戰(zhàn),，即從襯底開始，從下到上地加工CFET,。在CFET中,，對底層器件（如pFET）進行加工后，再進行晶圓鍵合,，形成頂層器件（如nFET）溝道,，然后對頂層器件進行進一步加工。CFET為頂層器件中使用的溝道材料提供了更靈活的選擇,。

　　在先進制程芯片的制造過程中,，前道工序負責制造出相應結構的晶體管，而中間工序和后道工序則是將這些獨立的晶體管連接起來,，從而實現(xiàn)相應的芯片功能和性能,，這就需要用到各種半導體材料。

　　1nm制程需要用到forksheet,，CFET晶體管架構,，這些架構對局部互連提出了新的要求，相應地,，后道工序需要采用新型材料（如釕（Ru）,、鉬（Mo）和金屬合金）,，還需要降低中間工序的接觸電阻。

　　對于后道工序而言,，金屬線和通孔的電阻和電容仍然是最關鍵的參數(shù),。解決這個問題的一種方法是采用另一種金屬化結構，稱為“零通孔混合高度”,。這種方案可以根據(jù)金屬線的應用需求,，靈活地將電阻換成電容。

　　對于中間工序而言,，為了進一步緩解布線擁擠并滿足新提出的晶體管結構的要求,，該工序需要進一步創(chuàng)新。例如,，在CFET中,，需要為接觸柵極提供新的解決方案，現(xiàn)在,，這對于nFET和pFET器件來說是通用的,。此外，高縱橫比的通孔把各種構件互連起來,，這些構件現(xiàn)在已經(jīng)擴展到三維,。但是，這些深通孔的主要寄生電阻需要降低,。這可以通過引入先進的觸點來實現(xiàn),，例如使用釕。

　　臺積電取得了一項成果,，其與臺灣大學和美國麻省理工學院（MIT）合作,，發(fā)現(xiàn)二維材料結合半金屬鉍（Bi）能達到極低的電阻，接近量子極限,，可以滿足1nm制程的需求,。

　　過去，半導體使用三維材料,，這次改用二維材料,，厚度可小于1nm（1~3層原子的厚度），更逼近固態(tài)半導體材料厚度的極限,。而半金屬鉍的材料特性，能消除與二維半導體接面的能量障礙,，且半金屬鉍沉積時,，也不會破壞二維材料的原子結構。

　　1nm制程透過僅1 ~3層原子厚度的二維材料,，電子從源極走以二硫化鉬為材料的電子通道層,，上方有柵極增加電壓來控制,，再從漏極流出，用鉍作為接觸電極的材料,，可以大幅降低電阻并提高傳輸電流,，讓二維材料成為可取代硅的新型半導體材料。

　　結語

　　3nm制程已經(jīng)從實驗室走到生產(chǎn)線,，而接下來的2nm和1nm制程工藝需要攻克晶體管架構,、半導體材料，以及制造設備等幾道難關,。從發(fā)展節(jié)奏來看,，2nm將在2024年實現(xiàn)量產(chǎn)，而到了2025年,，1nm制程有望試產(chǎn),。