有一段時間,，每個新處理器產(chǎn)生的廢熱都比上一代多,。如果這些芯片保持它們在 2000 年代初所遵循的軌跡，它們很快就會在每平方厘米上裝載大約 6,400 瓦的功率——太陽表面的功率通量,。

　　事情從未變得如此糟糕,，因為工程師們努力降低芯片功耗。數(shù)據(jù)中心片上系統(tǒng) （SoC） 設(shè)計在性能方面始終僅次于超級計算機處理器,，但它們通常每平方厘米僅消耗約 200 至 400 瓦特,。裝在口袋里的智能手機內(nèi)的芯片通常會消耗大約5 瓦的功率。

　　盡管如此,，雖然計算機芯片不會在你的口袋里燒出一個洞（盡管它們會變得足夠熱來煎雞蛋）,，但它們?nèi)匀恍枰罅侩娏鱽磉\行我們每天使用的應(yīng)用程序。以數(shù)據(jù)中心 SoC 為例：平均而言,，為其晶體管提供大約 1 到 2 伏的電壓需要消耗 200 W功率,，這意味著該芯片從為其供電的穩(wěn)壓器中吸收了 100 到 200 安培的電流。作為對比,，普通冰箱僅消耗 6 A 電流,。高端手機消耗的功率僅為數(shù)據(jù)中心 SoC 的十分之一,，但即便如此，電流仍約為 10-20 A,。那就意味著你的口袋里最多可放三臺冰箱,！

　　向數(shù)十億晶體管提供電流正迅速成為高性能 SoC 設(shè)計的主要瓶頸之一。隨著晶體管不斷變得更小,，為它們提供電流的互連必須更加緊密并做得更加精細,，這會增加電阻并降低功耗。

　　如果這個不能解決,，我們的芯片不能繼續(xù),。換而言之，如果電子進出芯片上設(shè)備的方式?jīng)]有大的改變,，我們制造多小的晶體管都于事無補,。

　　在當今的處理器中,，信號和電源都從上方到達硅 [淺灰色],。新技術(shù)將分離這些功能，節(jié)省電力并為信號路由騰出更多空間[右],。

　　幸運的是,，我們有一個很有前途的解決方案：我們可以使用長期以來被忽視的硅片的一面。

　　電子必須走很長一段路才能從產(chǎn)生它們的源頭到達用它們計算的晶體管,。

　　在大多數(shù)電子產(chǎn)品中,，它們沿著印刷電路板的銅跡線進入容納 SoC 的封裝，通過將芯片連接到封裝的焊球,，然后通過片上互連連接到晶體管本身,。真正重要的是最后一個階段。

　　要了解原因,，才能有助于了解芯片的制造方式,。

　　SoC 最初是一塊裸露的高質(zhì)量晶體硅。我們首先在該硅片的最頂部制作一層晶體管,。接下來,，我們用金屬互連將它們連接在一起，形成具有有用計算功能的電路,。這些互連形成在稱為堆棧的層中,，可能需要 10 到 20 層的堆棧才能為當今芯片上的數(shù)十億個晶體管提供電力和數(shù)據(jù)。

　　最靠近硅晶體管的那些層又薄又小,，以便連接到微小的晶體管,，但是隨著您在堆棧中上升到更高級別，它們的尺寸會增加,。正是這些具有更廣泛互連的級別更擅長提供功率,，因為它們具有較小的電阻,。

　　今天，電源和信號都從硅（“正面”）上方的互連網(wǎng)絡(luò)到達晶體管,。但是,，隨著這些互連按比例縮小到越來越精細的尺寸，電阻越來越大,，這使得該方案站不住腳,。

　　然后，您可以看到,，為電路供電的金屬——供電網(wǎng)絡(luò) （power delivery network：PDN）——位于晶體管的頂部,。我們將此稱為前端供電。您還可以看到,，電力網(wǎng)絡(luò)不可避免地與傳輸信號的電線網(wǎng)絡(luò)競爭空間,，因為它們共享同一組銅線資源。

　　為了從 SoC 獲得電源和信號,，我們通常將最上層的金屬（距離晶體管最遠）連接到芯片封裝中的焊球（也稱為凸點）,。因此，為了讓電子到達任何晶體管以做有用的工作,，它們必須穿過 10 到 20 層越來越窄和曲折的金屬,，直到它們最終能夠擠進最后一層局部導(dǎo)線。

　　這種分配電力的方式從根本上看是有損的,。因為在沿途的每個階段,，都會損失一些電力，而一些電力必須用于控制輸送本身,。在當今的 SoC 中,，設(shè)計人員的預(yù)算通常允許損耗導(dǎo)致封裝和晶體管之間的電壓降低 10%。因此,，如果我們在供電網(wǎng)絡(luò)中達到 90% 或更高的總效率,，我們的設(shè)計就走在正確的軌道上。

　　從歷史上看,，這樣的效率可以通過良好的工程實現(xiàn)——有些人甚至可能會說,，與我們今天面臨的挑戰(zhàn)相比，這很容易,。在當今的電子產(chǎn)品中,，SoC 設(shè)計人員不僅必須管理不斷增加的功率密度，而且還要處理隨著每一代產(chǎn)品的出現(xiàn)而以急劇加速的速度失去功率的互連,。

　　您可以設(shè)計一個效率高達傳統(tǒng)前端網(wǎng)絡(luò)七倍的后端供電網(wǎng)絡(luò),。

　　損耗的增加與我們?nèi)绾沃圃旒{米線有關(guān)。這個過程及其伴隨的材料可以追溯到 1997 年左右,，當時 IBM 開始用銅而不是鋁制造互連,，行業(yè)隨之發(fā)生轉(zhuǎn)變,。在那之前，鋁線一直是優(yōu)良的導(dǎo)體,，但沿著摩爾定律曲線再走幾步,，它們的電阻很快就會變得太高，變得不可靠,。

　　在現(xiàn)代 IC 規(guī)模下,，銅的導(dǎo)電性更強。但是,，一旦互連寬度縮小到 100 納米以下,，即使是銅的電阻也開始出現(xiàn)問題。今天,，最小的制造互連線約為20 納米,，因此電阻現(xiàn)在是一個緊迫的問題。

　　它有助于將互連中的電子描繪成臺球桌上的全套球（It helps to picture the electrons in an interconnect as a full set of balls on a billiards table.

　?。,，F(xiàn)在想象一下把它們從桌子的一端推到另一端。一些會在途中相互碰撞和彈跳,，但大多數(shù)會沿著直線行駛?，F(xiàn)在考慮將桌子縮小一半——你會得到更多的碰撞，球會移動得更慢,。接下來，再次縮小它并將臺球的數(shù)量增加十倍,，您就處于芯片制造商現(xiàn)在面臨的情況,。真正的電子不一定會碰撞，但它們彼此靠得足夠近,，以施加散射力,，破壞通過導(dǎo)線的流動。在納米尺度上,，這會導(dǎo)致導(dǎo)線電阻大大增加,，從而導(dǎo)致顯著的功率傳輸損耗。

　　增加電阻并不是一個新的挑戰(zhàn),，但我們現(xiàn)在看到的每個后續(xù)工藝節(jié)點的增加幅度是前所未有的,。此外，管理這種增長的傳統(tǒng)方法不再是一種選擇,，因為納米級的制造規(guī)則施加了如此多的限制,。我們可以任意增加某些電線的寬度以對抗不斷增加的電阻的日子已經(jīng)一去不復(fù)返了。現(xiàn)在設(shè)計人員必須堅持某些特定的線寬,，否則芯片可能無法制造,。因此,，該行業(yè)面臨互連電阻較高和芯片上的空間較小的雙重問題。

　　還有另一種方法：我們可以利用位于晶體管下方的“空”（empty）硅,。在作者 Beyne 和 Zografos 工作的 Imec,，他們開創(chuàng)了一種稱為“埋入式電源軌”（buried power rails）或 BPR的制造概念。該技術(shù)在晶體管下方而不是上方建立電源連接,，目的是創(chuàng)建更粗,、電阻更小的軌道，并為晶體管層上方的信號傳輸互連騰出空間,。

　　為了降低電源傳輸中的電阻,，晶體管將挖掘埋在硅中的電源軌。這些是可以連接多個邏輯單元的相對較大的低電阻導(dǎo)體,。

　　要構(gòu)建 BPR,，您首先必須在晶體管下方挖出深溝槽，然后用金屬填充它們,。您必須在自己制作晶體管之前執(zhí)行此操作,。所以金屬的選擇很重要。這種金屬需要承受用于制造高質(zhì)量晶體管的加工步驟,，其溫度可達 1,000 °C,。在那個溫度下，銅會熔化,，熔化的銅會污染整個芯片,。因此，我們對熔點較高的釕和鎢進行了試驗,。

　　由于晶體管下方有如此多的未使用空間,，您可以將 BPR 溝槽做得又寬又深，這非常適合輸送電力,。與直接位于晶體管頂部的薄金屬層相比,，BPR 的電阻可以是其 1/20 到 1/30。這意味著 BPR 將有效地允許您為晶體管提供更多功率,。

　　此外,，通過將電源軌從晶體管的頂部移開，您可以為信號傳輸互連騰出空間,。這些互連形成基本電路“單元”——最小的電路單元,，例如 SRAM 存儲器位單元或我們用來組成更復(fù)雜電路的簡單邏輯。通過使用我們騰出的空間,，我們可以將這些單元縮小16% 或更多,，這最終可以轉(zhuǎn)化為每個芯片上更多的晶體管。即使特征尺寸保持不變,，我們?nèi)匀粫M一步推動摩爾定律,。

　　不幸的是,，似乎僅埋葬本地電源軌是不夠的。您仍然必須從芯片的頂部向下向這些軌道輸送電源,，這將降低效率和一些電壓損失,。

　　Arm 的研究人員 Cline 和 Prasad在他們的一個 CPU 上運行了一個模擬，發(fā)現(xiàn) BPR 本身可以讓你構(gòu)建一個比普通前端供電網(wǎng)絡(luò)效率高 40% 的供電網(wǎng)絡(luò),。但他們還發(fā)現(xiàn),，即使您使用 BPR 與前端供電，傳輸?shù)骄w管的總電壓也不夠高,，無法維持 CPU 的高性能運行,。

　　幸運的是，Imec 同時開發(fā)了一種補充解決方案,，以進一步改善供電,。那就是將整個供電網(wǎng)絡(luò)從芯片的正面移動到背面。這種解決方案稱為“背面供電”（back-side power delivery）,，或更一般地稱為“背面金屬化”（back-side metallization）,。它涉及將晶體管下方的硅減薄至 500 nm 或更小，此時您可以創(chuàng)建納米尺寸的“硅通孔”或納米 TSV,。這些是垂直互連,，可以通過硅的背面連接到埋入軌道的底部，就像數(shù)百個微型礦井一樣,。一旦在晶體管和 BPR 下方創(chuàng)建了納米 TSV,，你可以在芯片背面放置額外的金屬層，以完成一個完整的供電網(wǎng)絡(luò),。

　　擴展我們早期的模擬,，我們在 Arm 的設(shè)計中發(fā)現(xiàn)，只有兩層厚的背面金屬就足以完成這項工作,。只要您可以將納米 TSV 彼此間隔的距離小于 2 微米，您就可以設(shè)計出效率是帶有埋入式電源軌的正面 PDN 的四倍和傳統(tǒng) PDN 效率的七倍的背面 PDN前端 PDN,。

　　背面 PDN 具有與信號網(wǎng)絡(luò)物理分離的額外優(yōu)勢,，因此兩個網(wǎng)絡(luò)不再競爭相同的金屬層資源。每個人都有更多的空間,。這也意味著金屬層特性不再需要在電源路徑偏好（厚而寬,，低電阻）和信號路徑偏好（薄而窄，以便他們可以用密集封裝的晶體管制作電路）之間進行折衷,。您可以同時調(diào)整用于電源布線的背面金屬層和用于信號布線的正面金屬層,，并獲得兩全其美的效果。

　　將供電網(wǎng)絡(luò)移到硅片的另一側(cè)——“背面”——可以進一步降低電壓損失,，因為網(wǎng)絡(luò)中的所有互連都可以做得更厚以降低電阻,。此外,，將供電網(wǎng)絡(luò)從在硅上方為信號路由留出更多空間，從而導(dǎo)致更小的邏輯電路,，并讓芯片制造商將更多晶體管擠入相同的硅區(qū)域,。

　　在 Arm 的設(shè)計中，我們發(fā)現(xiàn)對于傳統(tǒng)的前端 PDN 和帶有埋入式電源軌的前端 PDN,，我們不得不犧牲設(shè)計性能,。但是通過背面 PDN，CPU 能夠?qū)崿F(xiàn)高頻率并提供高效的電力傳輸,。

　　當然,，您可能想知道如何在這種方案中從封裝獲得信號和電源到芯片。納米 TSV 也是這里的關(guān)鍵,。它們可用于將所有輸入和輸出信號從芯片的正面?zhèn)鬏數(shù)奖趁?。這樣，電源和 I/O 信號都可以連接到放置在背面的焊球上,。

　　模擬研究是一個很好的開始,，它們展示了具有 BPR 的后端 PDN 的 CPU 設(shè)計級潛力。但是,，要將這些技術(shù)應(yīng)用于大批量制造,，還有很長的路要走。仍然存在需要解決的重大材料和制造挑戰(zhàn),。用于 BPR 和納米 TSV 的金屬材料的最佳選擇對可制造性和電氣效率至關(guān)重要,。此外，BPR 和納米 TSV 所需的高縱橫比（深但細）溝槽非常難以制造,。在硅基板上可靠地蝕刻緊密間隔,、深而窄的特征并用金屬填充它們對于芯片制造來說是相對較新的，并且仍然是該行業(yè)正在努力解決的問題,。

　　此外,，電池供電的 SoC，如手機和其他功率受限設(shè)計中的 SoC,，已經(jīng)擁有比我們目前討論的更復(fù)雜的供電網(wǎng)絡(luò)?，F(xiàn)代電力輸送將芯片分成多個電源域，這些電源域可以在不同電壓下運行,，甚至可以完全關(guān)閉以節(jié)省電力,。

　　在使用三種電源傳輸?shù)亩喾N設(shè)計的測試中，只有帶有埋入式電源軌 [紅色] 的背面電源可以提供足夠的電壓而不影響性能,。

　　因此,，背面 PDN 和 BPR 最終要做的不僅僅是有效地傳輸電子。他們將不得不精確控制電子的去向以及到達那里的電子數(shù)量。當涉及到芯片級電源設(shè)計時,，芯片設(shè)計人員不會想退后幾步,。因此，我們必須同時優(yōu)化設(shè)計和制造,，以確保 BPR 和背面 PDN 優(yōu)于——或者至少兼容——我們今天使用的節(jié)能 IC 技術(shù),。

　　計算的未來取決于這些新的制造技術(shù)。無論您是擔(dān)心數(shù)據(jù)中心的冷卻費用還是每天為智能手機充電的次數(shù),，功耗都是至關(guān)重要的,。隨著我們繼續(xù)縮小晶體管和 IC 的尺寸，提供功率成為一個重大的片上挑戰(zhàn),。如果工程師能夠克服隨之而來的復(fù)雜性,，BPR 和背面 PDN 可能會很好地應(yīng)對這一挑戰(zhàn)。