近年來,，諸如二硫化鎢（WS2）之類的2D材料在未來邏輯芯片的制造中可以發(fā)揮至關(guān)重要的作用,。由于其卓越的性能,，它們有望實現(xiàn)最終的柵極長度縮放，并因此可以擴展邏輯晶體管的縮放路線圖,。他們還可以通過啟用緊湊的后端兼容晶體管,，徹底改變我們對芯片架構(gòu)的看法，從而模糊前端和后端之間的界限,。

　　近年來,，基于實驗室的2D晶體管已經(jīng)相當成熟，并且正在為其工業(yè)應用開發(fā)一條路線,。同時,，正在解決提高設(shè)備性能的剩余挑戰(zhàn)。

　　在本文中,，imec的項目總監(jiān)Iuliana Radu解釋了全球?qū)@些材料的興趣,，尤其是它們對進一步擴展邏輯技術(shù)路線圖的承諾。

　　2D材料具有卓越的性能

　　2D材料是形成二維晶體的一類材料,。在這種優(yōu)雅的2D尺寸中,，它們具有令人著迷的電，熱,，化學和光學特性,。這些材料中最著名的是石墨烯，一種六角形的蜂窩狀碳原子片,。石墨烯具有出色的機械強度,，高的熱電傳導性和奇特的光學性能。

　　但是,，二維材料的探索已經(jīng)遠遠超出了石墨烯,。化學式為MX 2的一類過渡金屬二鹵化物具有多用途的性質(zhì),，可與石墨烯互補,。

　　與石墨烯不同，二硫化鎢（WS2）,，二硫化鉬（MoS2）和其他一些具有廣泛的帶隙,，使其成為天然半導體。根據(jù)其化學組成和結(jié)構(gòu)配置,，原子上薄的2D材料也可以歸類為金屬或絕緣材料,。由于其卓越的性能，二維材料的機會已經(jīng)出現(xiàn)在多個應用領(lǐng)域,，包括（生物）傳感,，能量存儲，光伏,，光電和晶體管縮放,。

　　基于2D的晶體管有望實現(xiàn)最終的柵極長度縮放

　　在芯片制造中,，諸如WS2和MoS2之類的2D半導體已成為替代晶體管導電通道中“Si”的候選材料，他們擁有巨大的優(yōu)勢,？與Si相比,，基于2D的場效應晶體管（2D-FET）有望更不受短溝道效應的影響-短溝道效應已成為進一步擴大Si晶體管尺寸的主要障礙。

　　確實,，隨著基于Si的晶體管溝道越來越小,，即使柵極上沒有電壓,，電流也開始在其上泄漏,。隨著每一代技術(shù)的發(fā)展，這種效應被稱為短溝道效應,，情況也變得越來越糟,，危害了進一步的柵極長度定標。當今的主流晶體管技術(shù)FinFET在某種程度上抵消了這種影響,。在這種晶體管架構(gòu)中,，鰭狀溝道區(qū)可以做得更薄，并且柵極在不止一側(cè)上包圍溝道,。這使得柵極電壓更容易控制基于Si的溝道內(nèi)載流子的流動,。即將到來的向納米片晶體管的過渡-柵極現(xiàn)在四面八方圍繞著通道-進一步建立在這個想法的基礎(chǔ)上，提供了更好的靜電控制,。但是,，當縮放到3nm以上時，問題再次出現(xiàn),。這就是高機動性WS2和MoS2可以支持的地方,。它們可以被構(gòu)造成幾個甚至單個原子層，從而提供了提供非常薄的溝道區(qū)域的可能性,。這極大地限制了電流流動的路徑,，從而在關(guān)閉設(shè)備時使電荷載流子更難泄漏。因此,，它們有望實現(xiàn)最終的柵極長度縮放（10nm以下）,，而無需擔心短溝道效應。

　　為了支持這些承諾,，我們在imec的團隊最近進行了一項設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）研究,。我們展示了2D-FET如何以堆疊的納米片晶體管體系結(jié)構(gòu)為最可能的插入點來進一步擴展邏輯器件技術(shù)的擴展路線圖。

　　2D材料可用于構(gòu)建緊湊的back-end-of-line switches

　　2D半導體的應用可能會超出高性能晶體管的范圍,。另一個潛在的應用領(lǐng)域包括性能和面積限制較小的低功率電路,。例如片上電源管理系統(tǒng)，信號緩沖器和存儲器選擇器,。最重要的是,，通過啟用小型后端兼容開關(guān),，可以使用2D材料徹底改變芯片的后端（BEOL）。

　　芯片制造大致可分為兩部分：在其中構(gòu)建晶體管的前端（FEOL）,，以及通過多層互連連接晶體管以形成功能電路并傳輸功率的BEOL,。隨著傳統(tǒng)晶體管的縮放變得越來越具有挑戰(zhàn)性，科學家一直在尋找在BEOL中添加晶體管和小型電路的方法,，從而在FEOL中節(jié)省了一些面積,。但是，這樣做只能使用可以在相對較低的溫度下集成的材料,，以免損壞設(shè)備及其下方的互連,。使用2D半導體應該可以做到這一點。使用基于2D的晶體管而不是其他一些“ BEOL”候選材料的另一個優(yōu)點是具有建立n型和p型器件的潛在能力,，這是CMOS邏輯的必要條件,。

　　基于實驗室實現(xiàn)的超大規(guī)模2D晶體管表現(xiàn)出出色的性能

　　但是，我們是否可以通過實驗來構(gòu)建這些超大規(guī)模2D-FET,，并且它們是否能夠履行其在性能方面的承諾,？近年來，科學家探索了各種MX2材料,。最初,，基于MoS2的設(shè)備被證明是最成熟的，實驗報告的最高遷移率值接近理論值200cm2/Vs,。最近,，基于WS2的FET也可能顯示出競爭性結(jié)果。從理論上講,，它們具有更高的性能潛力,。在改善接觸電阻和增強器件性能方面取得了進展。

　　例如,，在imec,，我們的團隊可以演示功能齊全的2D-FET，其溝道厚度僅為1-2個單層,，長度為30nm,。我們還顯示了通過使用雙門控設(shè)備結(jié)構(gòu)改善的靜電控制。傳統(tǒng)的FET頂部只有一個柵極,，而雙柵極晶體管同時具有頂部和底部柵極,，當連接時，可以改善對溝道的靜電控制,。

　　正在開發(fā)一條向工業(yè)規(guī)模生產(chǎn)2D-FET的前進途徑

　　如果我們能夠大量生產(chǎn)2D-FET,，那么它們就能在邏輯技術(shù)路線圖中找到它們的位置,。這將是采用工業(yè)技術(shù)的關(guān)鍵。這意味著我們需要能夠?qū)⑦@些設(shè)備帶出實驗室,，并使用行業(yè)標準的生產(chǎn)工具將它們集成在300mm晶圓上,。

　　Imec為在300mm集成流程中采用這些2D材料奠定了基礎(chǔ)。此流程用于研究各種處理條件的影響并努力提高性能。例如，可以使用金屬有機化學氣相沉積（MOCVD）演示2D材料在300mm晶圓上的高質(zhì)量生長,，該過程是通過化學反應在表面沉積晶體的過程。使用該工具,，可以在整個300mm晶圓上以單層精度控制厚度,。實驗表明，較高的沉積溫度（即950°C）對鍍層的結(jié)晶度和缺陷率有有益的影響,。

　　圖：使用300mm工藝制造的2D器件的TEM圖像,。

　　但是，更復雜的晶體管體系結(jié)構(gòu)（例如堆疊的納米片,，或者更深層的路線是互補FET（CFET））可能需要替代性的沉積技術(shù),。對于處理熱預算有限的后端電路也是如此。因此,，Imec研究了其他沉積技術(shù)，并探討了使用轉(zhuǎn)移工藝的可行性–允許將2D通道移動到已經(jīng)部分制造的300mm Si襯底上,。

　　正在解決三個主要挑戰(zhàn)

　　目前,，單個設(shè)備的性能要比報告的實驗室設(shè)備低一個數(shù)量級，而300mm的集成流程則用于了解工藝影響并確定集成障礙,。溝道材料的質(zhì)量和缺陷率的控制仍然是提高器件性能的最大挑戰(zhàn),。第二個障礙是源極/漏極觸點的接觸電阻，需要降低到可接受的水平,。第三,，需要開發(fā)綜合模型以實現(xiàn)上述設(shè)備架構(gòu)設(shè)計，并具有內(nèi)置的實際流程假設(shè),。