SoC市場迎來了新變局

然而,，隨著AI技術(shù)在安防、自動駕駛,、醫(yī)療等應(yīng)用中正漸入佳境,，這些新興應(yīng)用使得數(shù)據(jù)正以前所未有的速度增長。這就意味著需要更多的計算能力和更多的帶寬來處理所有數(shù)據(jù),。數(shù)據(jù)速率提高和功能日趨復(fù)雜致使相關(guān)SoC大小與日俱增,，SoC開始接近占滿光罩（reticle）尺寸。

ODSA工作組曾在一份報告中指出,，隨著先進(jìn)技術(shù)向越來越精細(xì)的功能轉(zhuǎn)移,，實(shí)現(xiàn)芯片制造的成本正在急劇上升,。對于許多市場來說,，這種額外的成本是不可接受的。為了攤薄成本,，設(shè)計人員通常在舊的工藝節(jié)點(diǎn)上構(gòu)造非常大的單裸片,。
但大型裸片會帶來芯片制造良率降低的問題，ODSA工作組表示,，大型裸片具有一定的缺陷,，下圖比較了兩個裸片，一個10x10,，另一個是20x20,。只要使用非常好的d0（0.1），每300毫米晶圓的中,，四個10x10裸片良率會比20x20裸片多29%,。

                                                      裸片尺寸對良率的影響  來源：ODSA工作組
      反過來，對更快的處理器以及利用較小的節(jié)點(diǎn)（例如7nm）好處的能力的需求也在增長,。但眾所周知,，每個節(jié)點(diǎn)的芯片制造和設(shè)計成本都會增加。根據(jù)相關(guān)資料指出,，如果使用7nm節(jié)點(diǎn),，那么掩模的成本可能高達(dá)1000萬美元左右，更遑論流片等過程需要支出的巨額費(fèi)用,。

                                                                           來源：AMD
       在芯片制造良率受到影響且先進(jìn)制程投入費(fèi)用愈發(fā)昂貴的雙重背景下,，SoC的設(shè)計模式發(fā)生了巨大變化,。設(shè)計人員將SoC分成較小的裸片，這些裸片封裝在多芯片模塊 (MCM) 中,，以實(shí)現(xiàn)高產(chǎn)量并降低總體成本,。
       新思科技IP營銷副總裁John Koeter也曾表示：“用于高端數(shù)據(jù)中心和網(wǎng)絡(luò)應(yīng)用的高級SoC達(dá)到了最大光罩限制，要求設(shè)計人員將SoC劃分為較小的模塊化芯片,?！?br/>      實(shí)際上這種方法并不新鮮，在1965年《電子學(xué)》文章中,，戈登·摩爾（Gordon Moore）介紹摩爾定律時曾說,，利用較小的功能（分別封裝和互連）構(gòu)建大型系統(tǒng)可能被證明更經(jīng)濟(jì)。

                                                                       來源：新思科技
       對于這些被分割的裸片來說,，互連至關(guān)重要,。Die-to-die的互連將一個裸片與另一個裸片封裝在一起，每個裸片都包含一個帶有物理接口的IP模塊,，具有公共接口的一個裸片可以通過短距離導(dǎo)線與另一個裸片進(jìn)行通信,。

die-to-die連接的市場趨勢

目前die-to-die連接呈現(xiàn)出兩種融合趨勢，分別稱為同質(zhì)裸片和異質(zhì)裸片,。

同質(zhì)裸片主要進(jìn)行的是裸片拆分工作,。為了滿足不同的應(yīng)用、場景需求,，現(xiàn)在芯片設(shè)計規(guī)模越來越大,。
      同質(zhì)裸片將接近光罩大小的大規(guī)模SoC進(jìn)行拆分，這樣以后,，就能如前文所言,，提高良率、降低裸片成本,。同時還能夠增加可拓展性,，延長摩爾定律有效性。
      異質(zhì)裸片主要進(jìn)行封裝集成的工作,，將不同功能集成到統(tǒng)一封裝,。比如模擬模塊等，其需要相對較低的性能,，但采用相對高的節(jié)點(diǎn),，將不同的工藝下結(jié)合到同一個封裝里，可以節(jié)省成本,。
      同時把現(xiàn)有設(shè)計放到SoC中,，也能降低風(fēng)險，因為成熟的設(shè)計風(fēng)險更低,，根據(jù)不同產(chǎn)品去采取不同的方案,，通過die-to-die連接,，可以有效控制產(chǎn)品上市時間和風(fēng)險。
      在MCM中die-to-die連接的新用例在不斷涌現(xiàn),，其中包括：接近最大光罩尺寸的高性能計算和服務(wù)器SoC,、超過最大光罩尺寸的以太網(wǎng)交換機(jī)和網(wǎng)絡(luò) SoC以及可擴(kuò)展復(fù)雜算法的具有分布式SRAM 的AI SoC等。
     就高性能計算和服務(wù)器 SoC來說,，其尺寸越來越大,，目前已達(dá)到 550 mm2至 800 mm2，這降低了 SoC 的良率并提高了單位芯片成本,。解決這種問題的方法就是將 SoC 分為兩個或多個等效的同質(zhì)芯片,，并使用 die-to-die PHY IP 連接芯片。新思科技指出,，在這種用例中,，主要的要求是極低的延遲和零誤碼率，因為更小的多個芯片的表現(xiàn)和行為必須像單一芯片一樣,。

                                                        需要die-to-die連接的高性能計算和服務(wù)器 SoC 的示例 來源：新思科技
      還有AI SoC ,，每個芯片都包含智能處理單元 (IPU) 和位于每個 IPU 附近的分布式 SRAM。在這種使用情況下,，一個芯片中的 IPU 可能需要依賴于極低延遲的短距離 die-to-die 鏈路來訪問另一個芯片的 SRAM 中的數(shù)據(jù),。

                                                                   需要 die-to-die 連接的 AI SoC 示例 來源：新思科技
       這些SoC 中的die-to-die互連必須不影響整體系統(tǒng)性能，同時要求低延遲,、低功耗和高吞吐量,。不僅如此，SoC應(yīng)用程序具有快速變化的要求,，必須通過互連快速解決這些要求。
       許多公司開發(fā)了具有專有接口的互連,，這意味著它們只可用于公司自己的設(shè)備,。但是，為了擴(kuò)大采用范圍,，行業(yè)需要使用開放接口進(jìn)行互連,，以使不同的芯片能夠相互通信。
       EETimes在一篇文章中指出,，曾有一家芯片公司每年僅開發(fā)四個SoC,，因為用他們一個多月的時間使用其內(nèi)部開發(fā)的互連IP在由其內(nèi)部總線組創(chuàng)建的互連實(shí)例中實(shí)現(xiàn)任何更改。若采用商業(yè)互連IP,，他們便能夠?qū)⑵湫酒a(chǎn)量增加到每年20多個設(shè)計,，這使他們能夠經(jīng)濟(jì)地交付按市場細(xì)分量身定制的芯片，以高毛利率和可接受的價格為客戶贏得更多的設(shè)計大獎,。
      并且EETimes表示,，即使內(nèi)部團(tuán)隊十年來一直專門為客戶創(chuàng)建“優(yōu)化的”互連,，但新的商業(yè)IP解決方案在各個方面都優(yōu)于他們，與內(nèi)部開發(fā)的互連相比,，最終每個芯片平均節(jié)省了3平方毫米的裸片面積,。每個芯片可節(jié)省約30美分，總體可省大約數(shù)百萬美元,。
       因此商業(yè) die-to-die互連對于芯片公司來說是更加經(jīng)濟(jì)的選擇,。新思科技致力于提供高質(zhì)量IP解決方案。

如何選擇die-to-die PHY IP,？

新思科技表示,，在研究用于 MCM 的 die-to-die 連接的高速 PHY IP 解決方案時，SoC 設(shè)計人員必須考慮幾個基本功能,，包括以千兆位或兆兆位每秒（Gbps 或 Tbps）衡量的數(shù)據(jù)吞吐量或帶寬,、以每比特皮焦耳 (pJ/bit) 衡量的能源效率、以納秒 (ns) 衡量的延遲,、以毫米 (mm) 衡量的最大鏈路范圍,，以及誤碼率（無單位）。

不僅如此,，為了實(shí)現(xiàn)與其他收發(fā)器的互操作,，die-to-die PHY IP 必須確保符合 USR 和 XSR 鏈路的相關(guān) 光學(xué)互聯(lián)網(wǎng)絡(luò)論壇（OIF）電氣規(guī)范。
       在 die-to-die 的實(shí)現(xiàn)中,，大量數(shù)據(jù)必須流經(jīng)橋接芯片之間間隙的短數(shù)據(jù)路徑,。為了保證將芯片放置在封裝基板上時的最大靈活性，PHY IP 必須支持 TX 和 RX 之間 50 毫米的最長距離,。
能效成為重要的因素,，尤其是在將 SoC 功能劃分為多個同質(zhì)芯片的用例中。設(shè)計人員正在尋求在不影響 SoC 總功耗預(yù)算的情況下,，在芯片之間推送大量數(shù)據(jù)的方法,。理想的 die-to-die PHY IP 的能效好于每比特 1 皮焦耳 (1pJ/bit) 或同等的 1mW/Gbps。
      為了使芯片之間的連接“透明”,，延遲必須維持得極低,，同時必須優(yōu)化誤碼率 (BER)。由于簡化了架構(gòu),，die-to-die PHY IP 本身實(shí)現(xiàn)了超低延遲,，BER 優(yōu)于 10e-15。
      除了這些與性能相關(guān)的參數(shù)外,，PHY IP 還必須支持所有側(cè)面的放置芯片,，以實(shí)現(xiàn)芯片以及 MCM 的有效布局。
     選擇 die-to-die PHY IP 時，還有許多其他考慮因素,，包括納入可測試性功能,，以便能夠在封裝之前對芯片進(jìn)行生產(chǎn)測試等。這些要求推動了對高吞吐量 die-to-die PHY 的需求,。
      新思科技的 DesignWare USR/XSR PHY IP出現(xiàn)的非常及時,，該IP核支持從2.5G到112G數(shù)據(jù)速率的NRZ和PAM-4信令，為大型MCM設(shè)計提供最大的每芯片邊緣吞吐量,。為了提高片上系統(tǒng)(SoC)產(chǎn)量,，Die-to-Die PHY允許將大型芯片分割成較小的芯片，同時為功率,、單位IO寬度,、延遲或傳輸距離的帶寬提供了權(quán)衡。
      此外,，為了加快產(chǎn)品開發(fā)周期,，Synopsys的IP加速計劃提供了SoC架構(gòu)設(shè)計支持，IP子系統(tǒng)以及全面的芯片啟動支持,。 

總結(jié)

當(dāng)下,，一眾廠商如新思科技的die-to-die 方案被廣泛使用在高性能計算應(yīng)用中，展望未來,，die-to-die方案將在AI加速,，5G通信和自動駕駛汽車等場景廣泛應(yīng)用。

特別是自動駕駛將對集成技術(shù)提出更高的要求：電路之間的數(shù)據(jù)傳輸速率必須非常高,，這是因為要處理的攝像機(jī)圖像和雷達(dá)或LiDAR數(shù)據(jù)量很大,，因此需要在電路之間定期進(jìn)行交換。
      目前,，根據(jù)業(yè)內(nèi)人士透露,，已經(jīng)有應(yīng)用市場開始把die-to-die 的方案使用在汽車市場當(dāng)中，相信未來會出現(xiàn)更多可能,。
       應(yīng)用需求不斷提升正在加速片上die-to-die 方案的創(chuàng)新,，其重要性也在呈爆炸式增長。