文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.173333
中文引用格式: 江平,,黃春良,葉寶盛. 一種具有新型延時(shí)單元的鑒頻鑒相器設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2018,,44(4):44-47,51.
英文引用格式: Jiang Ping,,Huang Chunliang,,Ye Baosheng. Design of phase frequency detector with a novel delay unit[J]. Application of Electronic Technique,2018,,44(4):44-47,51.
電荷泵鎖相環(huán)(Charge Pump Phase Locked Loop,CPPLL)因其易集成,、低功耗,、大動(dòng)態(tài)捕獲范圍和小靜態(tài)相位誤差等優(yōu)點(diǎn)而廣泛應(yīng)用于偵測(cè)、導(dǎo)航,、雷達(dá),、通信等設(shè)備中[1-3],其性能直接決定系統(tǒng)各項(xiàng)指標(biāo)的好壞,。典型CPPLL頻率合成器由鑒頻鑒相器(Phase Frequency Detector,,PFD)、電荷泵(CP),、環(huán)路濾波器(LPF),、壓控振蕩器(VCO)和可編程分頻器(DIV)組成,如圖1所示,。
PFD是CPPLL的核心部件之一,,完成輸入?yún)⒖夹盘?hào)與反饋信號(hào)(即VCO經(jīng)DIV分頻后的信號(hào))頻率和相位的檢測(cè)[4],產(chǎn)生后級(jí)CP充放電電流的開(kāi)關(guān)控制信號(hào),。在該控制信號(hào)作用下,,CP對(duì)LPF充放電,,使VCO的調(diào)諧電壓發(fā)生相應(yīng)的變化,進(jìn)而改變VCO的諧振頻率,。VCO振蕩輸出信號(hào)經(jīng)DIV分頻后參與鑒頻鑒相,,由此構(gòu)成閉環(huán)反饋系統(tǒng),實(shí)現(xiàn)鎖相倍頻功能,。通常PFD存在死區(qū)效應(yīng)[5],,鑒相死區(qū)將造成鎖相環(huán)輸出相位抖動(dòng),惡化雜散和相噪特性,,而減小甚至消除死區(qū)效應(yīng)的主要辦法是改進(jìn)其復(fù)位電路,,增加延時(shí)單元,增大復(fù)位延時(shí)treset,。但treset增大會(huì)使鑒相范圍減小,,捕獲速度變慢[6]。
為此,,本文基于TSMC 0.18 μm RF CMOS工藝,,設(shè)計(jì)了一款具有數(shù)控延時(shí)單元的PFD,既消除了死區(qū)效應(yīng),,又能保證良好的鑒相范圍和捕獲速度,。同時(shí),采用基于傳輸門和反相器的數(shù)控結(jié)構(gòu),,擴(kuò)展性和移植性強(qiáng),,對(duì)工藝、電壓,、溫度等參數(shù)的變化不敏感,,具有較強(qiáng)的適應(yīng)性。
1 PFD的工作原理
圖1中所示PFD是一種典型的三態(tài)數(shù)字鑒頻鑒相器結(jié)構(gòu),,因其電路簡(jiǎn)單而被廣泛應(yīng)用,。該P(yáng)FD由兩個(gè)D觸發(fā)器和一個(gè)與非門組成[4],實(shí)現(xiàn)輸入?yún)⒖夹盘?hào)REF和反饋信號(hào)FB頻率和相位的比較,,輸出與之匹配的UP和DN信號(hào),,控制電荷泵的工作狀態(tài)(充電、放電或保持),。
假設(shè)該P(yáng)FD初始狀態(tài)時(shí),,REF和FB都為低電平,當(dāng)REF上升沿先到來(lái)時(shí),,由其驅(qū)動(dòng)的D觸發(fā)器被觸發(fā),,UP變?yōu)楦唠娖健.?dāng)FB上升沿到來(lái)時(shí),,由其驅(qū)動(dòng)的D觸發(fā)器被觸發(fā),,DN變?yōu)楦唠娖?。此時(shí)UP和DN均為高電平,與非門產(chǎn)生復(fù)位信號(hào),,將兩個(gè)D觸發(fā)器復(fù)位,,UP和DN均變?yōu)榈碗娖健I鲜鲞^(guò)程為REF相位超前時(shí)的PFD的工作情形,,由類似分析,,可得REF相位滯后時(shí)PFD的工作情形??傻?,該P(yáng)FD存在4種工作狀態(tài),即UP和DN分別為00,、01,、10和11。其中11是一個(gè)瞬時(shí)狀態(tài),,是被禁止的,,一旦出現(xiàn),D觸發(fā)器會(huì)因復(fù)位而迅速進(jìn)入00狀態(tài),,狀態(tài)轉(zhuǎn)換關(guān)系見(jiàn)圖2。
根據(jù)對(duì)PFD工作原理的分析,,可以預(yù)見(jiàn)其工作波形如圖3所示,。當(dāng)REF頻率高于FB頻率時(shí),UP輸出為不同脈寬的不規(guī)則脈沖信號(hào),,DN輸出保持低電平,,且頻差越大,UP的均值越大,。在UP信號(hào)作用下,,CP充電支路間斷性開(kāi)啟,使調(diào)諧電壓升高,,從而使VCO頻率往高端調(diào)諧,,因此REF和FB信號(hào)的頻差減小。此階段為PFD的鑒頻過(guò)程,。當(dāng)REF和FB信號(hào)的頻差減小為零時(shí),,PFD進(jìn)入鑒相工作狀態(tài)。假設(shè)此時(shí)REF頻率等于FB頻率且相位超前,,則UP輸出脈寬正比于兩者相位差的周期性脈沖信號(hào),,DN輸出保持低電平,UP信號(hào)作用又使PFD進(jìn)入鑒頻工作狀態(tài),。在CPPLL頻率合成器未鎖定時(shí),,PFD不停地在鑒頻和鑒相工作狀態(tài)之間動(dòng)態(tài)調(diào)整,,直至達(dá)到頻率合成器鎖定,此時(shí)REF和FB信號(hào)的頻率相同,,相位同步,,從而保證了VCO輸出的頻率和相位穩(wěn)定。REF頻率低于FB頻率以及兩者頻率相同時(shí),,REF相位滯后FB相位情況的工作過(guò)程與上述過(guò)程類似,。
2 PFD電路設(shè)計(jì)與仿真
2.1 PFD的死區(qū)效應(yīng)
上節(jié)著重分析了PFD的工作原理,并得到了其理想工作波形見(jiàn)圖3,。當(dāng)輸入?yún)⒖夹盘?hào)REF與反饋信號(hào)FB的相位差很小時(shí),,UP或DN的脈沖寬度非常窄。由于結(jié)點(diǎn)電容的存在,,會(huì)使得這個(gè)窄脈沖無(wú)法升到足夠高的電平,,從而無(wú)法正常開(kāi)啟電荷泵。即當(dāng)PFD的輸入相位差Δφ小于某個(gè)特定值φ0時(shí),,CP沒(méi)有充放電電流存在,,CPPLL已進(jìn)入鎖定狀態(tài),但FB信號(hào)相位與REF信號(hào)相位無(wú)法精確同步,,VCO輸出信號(hào)存在相位抖動(dòng),,導(dǎo)致相位噪聲和雜散特性惡化。該相位差為-φ0~φ0的區(qū)域被稱為PFD的死區(qū)[5],,是PFD設(shè)計(jì)的主要關(guān)注點(diǎn),。
2.2 PFD的電路設(shè)計(jì)
為消除死區(qū),需在PFD復(fù)位支路上增加延時(shí)單元,,保證在輸入相位差即使為零的情況下,,UP和DN依然存在一定脈寬的脈沖。但考慮到工藝,、電壓,、溫度等變化,難以準(zhǔn)確給出該延時(shí)的長(zhǎng)短,。過(guò)短的延時(shí)無(wú)法有效消除死區(qū),,但過(guò)長(zhǎng)的延時(shí)又會(huì)限制PFD的工作速度,因此需使復(fù)位延時(shí)足夠長(zhǎng),,同時(shí)要盡可能短,。基于上述考慮,,本文設(shè)計(jì)了一種新型數(shù)控延時(shí)單元,,通過(guò)配置3 bit控制字,實(shí)現(xiàn)8種不同長(zhǎng)短的延時(shí),,靈活配置,,切換延時(shí)長(zhǎng)短,,有效消除死區(qū),優(yōu)化環(huán)路性能,,實(shí)際電路如圖4所示,。
D觸發(fā)器采用真單相時(shí)鐘(TSPC)邏輯設(shè)計(jì),見(jiàn)圖4(b),,其結(jié)構(gòu)簡(jiǎn)單,,速度較快,只有單相時(shí)鐘驅(qū)動(dòng),,相噪特性較好,,且在高頻工作條件下,具有一定的功耗優(yōu)勢(shì)[7],。數(shù)控延時(shí)單元結(jié)構(gòu)見(jiàn)圖4(c)所示,,由b0、b1和b2三位高低電平控制,。假設(shè)傳輸門延時(shí)為TC,,兩級(jí)反相器延時(shí)為T0,則該延時(shí)單元在3位控制位為000時(shí),,獲得最短延時(shí)為3TC,,而在控制位為111時(shí),獲得最長(zhǎng)延時(shí)為3TC+7T0,。因此該延時(shí)單元的延時(shí)范圍即為3TC~3TC+7T0,,步進(jìn)為T0。合理設(shè)計(jì)傳輸門和反相器的尺寸,,能夠獲得較優(yōu)的延時(shí),。同時(shí),,該電路具有占用面積小,、結(jié)構(gòu)簡(jiǎn)單、易擴(kuò)展和易移植等優(yōu)點(diǎn),。
2.3 仿真結(jié)果
該P(yáng)FD基于TSMC 0.18 μm RF CMOS工藝設(shè)計(jì),,并在Cadence平臺(tái)下,采用Spectre工具進(jìn)行仿真,。圖5所示為未加延時(shí)單元時(shí),,PFD的實(shí)際工作波形??梢?jiàn),,由于邏輯門電路的延時(shí),當(dāng)輸入信號(hào)相位差很小時(shí),,存在極窄的脈沖信號(hào),,但該信號(hào)脈寬很窄,,仍然可能會(huì)引起死區(qū)效應(yīng)。圖6為增加數(shù)控延時(shí)單元后,,b2,、b1和b0從000變化到111時(shí),兩個(gè)同頻同相輸入信號(hào)作用下,,PFD的UP輸出波形,,脈沖寬度隨控制位增大線性增加。圖7為b2,、b1和b0為100時(shí),,不同頻輸入信號(hào)作用下,PFD的輸出波形,。圖8為b2,、b1和b0為100時(shí),同頻不同相輸入信號(hào)作用下,,PFD的輸出波形,。仿真結(jié)果表明,本文設(shè)計(jì)的PFD在同頻同相信號(hào)作用下,,PFD輸出存在一定脈寬的周期性脈沖,,保證電荷泵電路開(kāi)啟,可以消除死區(qū),,保證REF和FB信號(hào)達(dá)到同頻同相,,通過(guò)改變控制位,能方便調(diào)節(jié)該脈沖寬度,,使其保持合適的值,。而在不同頻以及同頻不同相信號(hào)作用下,PFD也實(shí)現(xiàn)了正確的脈沖輸出,,完成鑒頻鑒相功能,。
3 結(jié)論
本文闡述了PFD的工作原理及其死區(qū)效應(yīng),提出了一種基于傳輸門和反相器結(jié)構(gòu)的數(shù)控延時(shí)單元,,并應(yīng)用于PFD電路,。該延時(shí)單元具有占用面積小、結(jié)構(gòu)簡(jiǎn)單,、擴(kuò)展性和移植性好等優(yōu)點(diǎn),,應(yīng)用前景好。仿真結(jié)果表明,,所設(shè)計(jì)的PFD可以靈活控制延時(shí)長(zhǎng)短,,消除死區(qū),實(shí)現(xiàn)了延時(shí)時(shí)間足夠長(zhǎng)又盡可能短的設(shè)計(jì)目標(biāo)。
參考文獻(xiàn)
[1] LO C W,,LUONG H C.A 1.5 V 900 MHz monolithic CMOS fast-switching frequency synthesizer for wireless applications[J].Journal of Solid-State Circuits,,2002,37(4):459-470.
[2] CRANINCKX J,,STEYAERT MSJ.A fully integrated CMOS DCS-1800 frequency sunthesizer[J].Journal of Solid-State Circuits,,1998,33(12):2054-2065.
[3] ROEBER J,,BAENISCH A,,USSMUELLER T,et al.Frequency synthesizer for digital satellite radio receiving systems[C].//IEEE Wireless Symposium,,Xi’an,,2014:1-4.
[4] SHARP C A.A 3-state phase detector can improve your next PLL design[J].END,1976:224-228.
[5] RAZAVI B.模擬CMOS集成電路設(shè)計(jì)[M].陳貴燦,,譯.西安:西安交通大學(xué)出版社,,2003.
[6] SOYUER M,MEYER R G.Frequency limitations of a conventional phase frequency detector[J].Journal of Solid-State Circuits,,1990,,25(4):1019-1022.
[7] JEON S O,CHEUNG T S,,CHOI W Y.Phase/frequency detector for high-speed PLL applications[J].Electronics Letters,,1998,34(22):2120-2121.
作者信息:
江 平,,黃春良,,葉寶盛
(中國(guó)電子科技集團(tuán)公司第三十六研究所,浙江 嘉興314033)