1 引言
隨著便攜式消費電子需求的日益增長,，低壓、低功耗設計已經(jīng)成為集成電路設計的研究熱點之一,。趨勢表明[1],，電壓的降低給模擬電路設計帶來很大挑戰(zhàn),。就低壓運放設計而言,，一般傳統(tǒng)采用互補差分對輸入級以實現(xiàn)滿幅度輸入范圍，然而,，當電源電壓低于Vt.NMOS+|Vt.PMOS|+VDS,，PMOS-|VDS，PMOS|時,，差分對會出現(xiàn)截止區(qū),，導致最小電源電壓要高于2個閾值電壓與2個過飽和電壓之和。0.35μm工藝下Vt,，NMOS的典型值為0.52V,，Vt，PMOS的典型值為-0.75V,，則傳統(tǒng)結(jié)構(gòu)的最小工作電壓只能在1.4V左右,。為了避免采用復雜工藝實現(xiàn)電源電壓低于1V的運算放大器而增加產(chǎn)品成本。見文獻[2-4]的電路結(jié)構(gòu)采用共模電平偏移的電路結(jié)構(gòu),，箝位共模電平,，在標準CMOS工藝下簡單地實現(xiàn)了低電壓運算放大器。
已有文獻[2]采用PMOS差分對來實現(xiàn)電源電壓為1V的運算放大器,，但由于Vt,，PMOS的典型值為-0.75V，使得前置反饋電路的工作電平范圍為1-0.15V,，幾乎涵蓋整個共模電平范圍,，運算放大器的穩(wěn)定性降低，另外,，該結(jié)構(gòu)下的折疊式共源共柵結(jié)構(gòu)也會受體效應的影響
,，影響增益的恒定性。本文采用NMOS差分對結(jié)構(gòu),，還對前置反饋電平偏移電路進行相應的改進,，使電源電壓降為0.9V的同時，提高了增益的恒定性,。
2 設計的基本思路
基于前置反饋的電平偏移電路的設計如圖1,，Vi+，Vi-的共模電平Vi,，cm低于Vref時,，通過反饋電路控制電流源獲得適當?shù)碾娏鱅,，Vin+，Vin-的共模電平Vin,，cm提升到Vref,，同時電阻傳遞完整的差模信號，再由Vin+,，Vin-連接NMOS差分對來實現(xiàn)整體電路,，如圖1所示。
3 運算放大器的具體實現(xiàn)
反饋電路的實現(xiàn)如圖2所示,，其反饋過程如下：Vi+,，Vi-的共模電平Vi，cm降低時,，Vin+,，Vin-的共模電Vin，cm降低,，此時IDM1減小,，IDM11增大，Vx點的電位升高,，IDM8增大,，電阻的端電壓增大，Vin,，cm升高,。若Vref過高，由于Ib的大小和電流鏡工作電壓的限制,，Vin,，cm不會上升到Vtel的電平。為了M5與M6,，M7的漏源電壓近似相等,，引入M12增強電流鏡的匹配。
下面對反饋環(huán)路的穩(wěn)定性進行分析,，運放A的開環(huán)增益為：
由式（5）可以看出,，電路工作時，需要保持M8漏源電壓較小,，則寬長較大,，在相同的漏源電流下，Gm8不可能很小,。所以在電路設計時,，運放A的跨導Gm1應該可能小，補償電容C應該較大,，同時在版圖設計中應該注意減小寄生電容Cp,，以增強反饋的穩(wěn)定性,。
采用NMOS差分對的低壓運算放大器，結(jié)構(gòu)如圖3所示,，其兩級直流增益可以分別為：Av1=gmt1[rot8//gmt6rot6+1]rot4] （6）
Av2=gmt9（rot9//rot10） （7）
其中,，gmt1，gmt6,，gmt9分別為MT1,，MT6，MT9的跨導,，rot4,，rot6,，rot9,，rot10分別為對應MOS管的輸出電阻。
在設計電路過程中,，MOS管應較大寬長比,，保持漏源電壓較小的同時，偏置電流也應適當減小,，此時輸出電阻較大,，隨共模電平波動也小，有助于低壓下獲得較大且穩(wěn)定的增益,。
4 模擬結(jié)果
在0.9V電源電壓下,，為使M3，M4工作在放大區(qū),，Vret可在0.62-1V之間取任意值,，圖4結(jié)果顯示，在0-0.9V的共模電平范圍內(nèi),，當輸入端共模電平Vi,，cm＜0.62V時，此時反饋電路使得M1,，M2工作在放大區(qū),，內(nèi)部共模電平Vin，cm保持0.62V恒定,；Vi,，cm＞0.62V時，Vx電位降低,，反饋電路停止工作,，Vin，cm隨Vi,，cm增大而增大,。
在10pF外接負載情況下,，交流特性如圖5所示。
在滿幅度范圍內(nèi),，運算放大器的滯留增益,，單位增益帶寬和相位裕度相當穩(wěn)定，具體參數(shù)如表1所示,。
5 結(jié)論
本文基于標準CMOS工藝,，設計了電源電壓低至0.9V的運算放大器。模擬結(jié)果顯示,，在整個滿幅度范圍內(nèi),，該運算放大器增益波動僅為0.01%，可用于低壓低功耗的 SOC設計中,。