摘 要： 介紹了一種基于FPGA的圓光柵編碼器數(shù)據(jù)采集系統(tǒng)的設計方法,。通過分析圓光柵的實際工作情況，將系統(tǒng)分為三大模塊,，詳細闡述了濾波模塊實現(xiàn)消除高頻信號干擾,，計數(shù)模塊實現(xiàn)四倍頻、辨向與脈沖計數(shù),，以及數(shù)據(jù)通信模塊實現(xiàn)跨時鐘域數(shù)據(jù)傳輸功能的具體方法,。最后通過Modelsim仿真驗證了系統(tǒng)設計的可行性與可靠性。本系統(tǒng)具有高集成,、可擴展,、便于移植的特點，可廣泛應用于相關領域,。
關鍵詞： 現(xiàn)場可編程門陣列,；圓光柵；數(shù)字濾波,；脈沖計數(shù),；跨時鐘域
光電式旋轉編碼器是檢測轉速或轉角的元件，旋轉編碼器與電動機相連,，當電動機轉動時,，帶動編碼器旋轉，產生轉速或轉角信號,。旋轉編碼器可分為絕對式和增量式兩種[1],。
圓光柵作為增量式光電編碼器的一種，以其體積小,、精度高,、響應速度快、價格相對較低以及性能穩(wěn)定等優(yōu)點,，被廣泛應用到光電經(jīng)緯儀,、機器人,、數(shù)控機床和高精度閉環(huán)調速系統(tǒng)等諸多領域。
現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array）是在PAL,、GAL,、CPLD等可編程器件的基礎上進一步發(fā)展的產物[2]，它既繼承了ASIC的大規(guī)模,、高集成度及高可靠性的優(yōu)點,，又克服了普通ASIC設計周期長、成本大和靈活性差的特點,，可以方便地實現(xiàn)對電路的重新設計或修改,、完成復雜的時序和組合邏輯電路功能，增強了系統(tǒng)的靈活性,、通用性和可靠性,。
本文以FPGA為開發(fā)平臺，設計了一種圓光柵數(shù)據(jù)采集系統(tǒng),，并詳細介紹了該系統(tǒng)的實現(xiàn)方法,。該方法充分利用FPGA大規(guī)模邏輯資源、高集成度,、高穩(wěn)定性且易編程的特點,，完成了對圓光柵輸出信號的濾波、計數(shù)及數(shù)據(jù)傳輸功能,。
1 系統(tǒng)相關原理及結構
增量式圓光柵編碼器一般有A相,、B相及Z相3個輸出。A相,、B相信號包含了圓光柵編碼器的旋轉方向,、旋轉速率等信息。當圓光柵編碼器被檢測對象帶動旋轉時,，會輸出相位差為90°的A相和B相兩路數(shù)字脈沖信號[3],，如圖1所示。當圓光柵編碼器順時針正向旋轉時,，A相信號的相位超前B相信號90°,；當圓光柵編碼器逆時針反向旋轉時，則B相信號超前A相信號90°,。A相和B相輸出的脈沖個數(shù)與被測角位移變化量成線性關系,。Z相信號功能主要是用于測量的同步或調零，光電角度編碼器每旋轉一圈,，輸出一個Z相脈沖信號[4],。利用Z相信號，可以矯正系統(tǒng)的計數(shù)數(shù)據(jù),，有效地消除系統(tǒng)的累計誤差,。
本文根據(jù)圓光柵編碼器的工作原理,，采用自頂向下的設計思想，設計了一種有效的圓光柵編碼器脈沖信號數(shù)據(jù)采集系統(tǒng),。其結構原理圖如圖2所示,，系統(tǒng)分為濾波模塊、計數(shù)模塊及數(shù)據(jù)通信模塊三大模塊,。其中,，濾波模塊的主要功能是消除高頻干擾脈沖對系統(tǒng)計數(shù)的影響，保證計數(shù)的準確性,；計數(shù)模塊主要完成4倍頻,、辨向和計數(shù)功能；數(shù)據(jù)通信模塊主要負責將數(shù)據(jù)傳輸?shù)紽PGA外部其他數(shù)據(jù)處理芯片,，避免跨時鐘域數(shù)據(jù)傳輸帶來的各種不利影響。
2 系統(tǒng)設計
2.1 濾波模塊的設計
由于工業(yè)現(xiàn)場存在各種不確定性因素,，圓光柵數(shù)據(jù)輸出容易受到干擾,，其中最顯著的是運動過程中的機械振動和現(xiàn)場環(huán)境中的電磁干擾。這兩者均會使圓光柵編碼器的輸出脈沖產生高頻脈沖毛刺,，導致脈沖計數(shù)錯誤,，從而嚴重影響測量精度[5]。圖3給出了干擾波形的示意圖,，這種干擾一般發(fā)生在A相信號或者B相信號的電平發(fā)生改變時,。從圖3中正轉干擾圖可以看到，當圓光柵正轉時,，A相信號和B相信號先后從低電平跳變?yōu)楦唠娖?，且B相信號落后90°。此時,，由于機械振動,，A相信號產生了高頻脈沖輸出，即A相信號的電平在相對較短的時間內變化了5次,。根據(jù)編碼器信號輸出關系可知,，第1、3,、5次電平變化代表了圓光柵編碼器正轉,；而2、4次電平變化則代表著圓光柵編碼器的反轉,，這些高頻干擾脈沖影響了計數(shù)和測量的正確性,。
由于干擾所產生的脈沖頻率一般都遠高于圓光柵正常工作時所輸出的脈沖頻率，因此本文采用了一種高頻數(shù)字計數(shù)濾波方法,。即在已知系統(tǒng)最高轉速的情況下,，根據(jù)所使用圓光柵的刻線數(shù),，計算出最高轉速下圓光柵輸出的脈沖頻率，并以此頻率為臨界點,，將頻率高于這個臨界點的脈沖視為干擾脈沖濾除,。
例如，電機帶動圓光柵轉動的最高速度為20 r/min,，圓光柵輸出信號經(jīng)過讀數(shù)頭處理后,，每轉輸出6×106個脈沖，有效脈沖最高頻率應為2 MHz,。FPGA工作時鐘設定為50 MHz,，則一個光柵信號有效脈沖的高電平或者低電平至少應持續(xù)12個FPGA工作時鐘。持續(xù)時間低于12個工作時鐘的脈沖超出了最高轉速所能產生的脈沖頻率,，因此被視為干擾脈沖并予以濾除,；持續(xù)時間大于等于12個工作時鐘的脈沖將被輸送到FPGA的脈沖計數(shù)單元。利用這種方法可有效去除高頻脈沖干擾對計數(shù)的影響,，保證系統(tǒng)的測量精度,。
2.2 計數(shù)模塊的設計
目前，常見的增量式光電編碼器數(shù)據(jù)采集系統(tǒng)均采用4倍頻或二倍頻的方法來提高測量精度,。而一般系統(tǒng)所采取的方法是將A相信號與B相信號進行異或運算,，所得的結果即為經(jīng)過二倍頻的信號；若要得到4倍頻,，則需要再進行一步異或運算,。該方法的優(yōu)點是實現(xiàn)簡單，而缺點是對器件和編碼器輸出信號有比較苛刻的要求,。在時序邏輯上,，A相信號和B相信號必須滿足器件建立和保持的時間要求，這樣就限制了器件所能實現(xiàn)的工作頻率,，影響了整個系統(tǒng)的實時性,。
而在辨識編碼器轉動方向上，一般系統(tǒng)都是將A相信號（或者B相信號）作為基準信號,，在其電平變化的時刻判斷B相信號（或者A相信號）電平的正負,，以此來進行方向辨識與脈沖計數(shù)。這種方法抗干擾能力差,，外界干擾所產生的脈沖會很容易使方向判別錯誤,，同時導致脈沖計數(shù)錯誤，產生隨機誤差,，對整個系統(tǒng)的精度和準確度造成巨大影響,。
本系統(tǒng)充分分析了增量式圓光柵編碼器信號輸出的邏輯關系，設計了一種以有限狀態(tài)機為核心的計數(shù)模塊，來完成對編碼器輸出信號的4倍頻,、方向辨識及脈沖計數(shù),。如圖4所示，將圓光柵輸出信號A和B的正負用1和0表示,，則A相信號和B相信號一共有A1B1,、A1B0、A0B1,、A0B0這4個狀態(tài)組合,。當圓光柵編碼器輸出狀態(tài)按照A0B0→A1B0→A1B1→A0B1→A0B0這個順序變化時，代表圓光柵編碼器正轉,；當圓光柵編碼器輸出狀態(tài)按照A0B1→A1B1→A1B0→A0B0→A0B1順序時,，代表圓光柵編碼器反轉。
計數(shù)模塊內部利用兩個寄存器分別存儲當前狀態(tài)和下一狀態(tài),，當前狀態(tài)和下一狀態(tài)值相同時,，狀態(tài)機處在等待的狀態(tài)且不進行任何操作；當圓光柵編碼器輸出信號A,、B發(fā)生變化時,，計數(shù)模塊會將其存儲到下一狀態(tài)寄存器中。由于圓光柵編碼器可能在任意時刻改變轉動方向,，而有限狀態(tài)機也可以根據(jù)A相及B相信號相應的邏輯關系及兩個寄存器中的狀態(tài)值來判斷出當前的狀態(tài)變化所代表的編碼器的轉動方向，并進行相應的加或減運算,。然后將下一狀態(tài)寄存器中的值賦給當前狀態(tài)寄存器,，此時，兩個寄存器中值再次相同,，有限狀態(tài)機等待下一次A或B信號的改變觸發(fā)下一次操作,。至此，完成了編碼器轉動方向的辨識和脈沖計數(shù),。
由于A相信號和B相信號的電平變化均會引起有限狀態(tài)機中兩個狀態(tài)寄存器的值不一致,，從而觸發(fā)狀態(tài)機進行相應的操作，即在A相信號和B相信號的一個周期內,，有限狀態(tài)機會觸發(fā)4次操作,，完成了將信號進行4倍頻的功能，這種方法不僅提高了系統(tǒng)的精度,，還避免了將A相信號和B相信號進行異或運算所帶來的問題,。
2.3 數(shù)據(jù)通信模塊的設計
本文采用IP核，將FPGA片內RAM資源生成的雙端口RAM作為緩存,，完成FPGA與其他處理芯片的數(shù)據(jù)交換[6],。必要時可以方便地修改IP核的一些參數(shù)，避免了修改硬件給系統(tǒng)帶來的影響。此外,，利用雙端口RAM作為數(shù)據(jù)通信的緩存,，可以有效克服跨時鐘域數(shù)據(jù)傳輸過程中出現(xiàn)的問題，避免在數(shù)據(jù)傳輸過程中由亞穩(wěn)態(tài)造成的數(shù)據(jù)傳輸錯誤,。
在通信過程中,，雙端口RAM分為上下兩個部分，上半部分為外部芯片數(shù)據(jù)流向FPGA,；下半部分為FPGA數(shù)據(jù)流向外部芯片,，數(shù)據(jù)流向圖如圖5所示。利用一個同步時鐘來控制數(shù)據(jù)的傳輸,，在同步時鐘上升沿,，觸發(fā)FPGA內部邏輯模塊和外部芯片分別向雙端口RAM的上下部分同時寫入數(shù)據(jù)；在同步時鐘的下降沿,，F(xiàn)PGA內部的讀寫邏輯模塊和外部芯片分別讀取上下雙端口RAM中的數(shù)據(jù),。利用同步時鐘控制數(shù)據(jù)的讀寫，能夠防止因外部芯片和內部邏輯模塊同時對雙端口RAM的同一個存儲單元進行操作所帶來的數(shù)據(jù)沖突,。
3 系統(tǒng)仿真實現(xiàn)與結果分析
本設計在ISE軟件環(huán)境下進行,，使用的芯片為Xilinx公司Spartan-3E系列的XC3S500E，利用Xilinx提供的IP核生成了雙端口RAM,。
采用Verilog HDL語言開發(fā)了濾波模塊和脈沖計數(shù)模塊,，同時采用Synplify Pro綜合工具進行綜合并用Modelsim進行仿真驗證。這樣,，系統(tǒng)可以方便地移植到其他器件平臺上,，提高了系統(tǒng)的通用性。
利用系統(tǒng)經(jīng)過Synplify Pro綜合后的RTL模塊,，可以在不修改模塊間傳輸信號的情況下,，單獨對某一模塊的修改不會造成整個系統(tǒng)的變動，同時還可以根據(jù)需要,，充分利用FPGA并行處理的特性來擴展系統(tǒng)的其他功能,。
圖6為濾波模塊利用Modelsim軟件仿真得到的結果。其中,，clk為系統(tǒng)工作時鐘,，其經(jīng)過二分頻后得到濾波模塊的采樣時鐘out_sample；in_a與in_b為濾波模塊的輸入,，out_a與out_b為模塊輸出,。從圖6中可以看到，輸入信號in_a的上升沿觸發(fā)了模塊內部count_a_p進行采樣計數(shù),。但在一些上升沿處,，輸入信號in_a發(fā)生了抖動，高電平時間沒有持續(xù)6個采樣時鐘out_sample周期，因此抖動產生的上升沿無法引起模塊輸出信號out_a輸出高電平,。只有當輸入信號in_a抖動結束且高電平持續(xù)了6個采樣周期后,，輸出信號out_a才會輸出高點平。同樣,，通過這種采樣計數(shù)的方式,，將輸入信號in_b的下降沿處的抖動濾除。模塊最終輸出波形out_a及out_b符合正確計數(shù)的要求,。盡管該方法輸出相對于輸入有12個時鐘周期的延時,，但這可以通過適當減少電平檢驗時鐘數(shù)來降低。
圖7和圖8為計數(shù)模塊的仿真波形圖,。從圖7中可以看到,，輸入信號A、B電平的改變會引起計數(shù)模塊中nstate_reg寄存器和state_reg中的狀態(tài)值改變,，模塊根據(jù)相應的邏輯關系判斷出圓光柵正轉并進行+1操作,。而當計數(shù)模塊累加到設定的上限值2×106時，系統(tǒng)將不再增加計數(shù),，同時將信號add_limit置1,，起到限位的作用。由圖8中可以看到,，圓光柵編碼器從正轉切換到反轉,，并且反向轉動速度為正向轉動的兩倍時（信號A和信號B的頻率增加了一倍），計數(shù)模塊可以正確判斷轉向并進行計數(shù),。
本文以FPGA為平臺設計了圓光柵編碼器數(shù)據(jù)采集及傳輸一體化系統(tǒng),，仿真結果表明，該系統(tǒng)能夠有效濾除干擾脈沖,，準確無誤地進行計數(shù),、辨向及數(shù)據(jù)傳輸,。本文設計的數(shù)據(jù)采集系統(tǒng)可以極大地提高系統(tǒng)的集成度和靈活性,，并可以便捷地進行功能擴展。同時,，利用FPGA內部資源完成數(shù)據(jù)在芯片間的傳輸,，保證了系統(tǒng)的穩(wěn)定性和準確性。該方法可以推廣應用到其他領域,。
參考文獻
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