摘   要： 介紹了DSP系統(tǒng)在設計時需要注意的電源,、時鐘、電平變換,、擴展電路時序,、多余引腳的處理等問題，并提出了相應的解決方法,。
關鍵詞： DSP  電源  時鐘  電平變換

　　目前DSP已廣泛應用于工業(yè)控制,、音視頻處理、通信等各個領域,，并且隨著集成電路技術的發(fā)展,，DSP芯片的速度越來越快，功能越來越強大,。如TI公司最新推出的TMS320C6416T因采用了90nm技術,，主頻已達到1GHz,。由于DSP的主頻高，電源電壓和核電壓不同,，輸入輸出邏輯復雜,，因而對應用系統(tǒng)的硬件設計也提出了更高的要求。電路設計時都會遇到DSP電源和時鐘的處理,、I/O引腳的邏輯電平兼容,、外圍擴展電路時序、多余引腳的處理等問題,而這些最基本問題的妥善解決是設計一種性能優(yōu)良的DSP應用系統(tǒng)的前提條件,。下面就以TI 公司的DSP為例介紹DSP系統(tǒng)在設計時需要注意的幾個問題,。
1  電  源
1.1 電源供電
　　在DSP芯片內部一般有5種典型電源：CPU核電源、I/O電源,、PLL(Phase Locked Loop)電源,、Flash編程電源和模擬電路電源(其中后2種僅C2000系列有)。這幾種電源在設計時都要由各自的電源供電,，并且模擬和數(shù)字電路要獨立供電,，數(shù)字地與模擬地要分開，單點連接,。模擬電源一般由（有噪聲的）數(shù)字電源產生,，主要有2種產生方式：一種是數(shù)字電源與模擬電源以及數(shù)字地與模擬地之間加鐵氧體磁珠(ferrite bead)或電感構成無源濾波電路，如圖1所示,。鐵氧體磁珠在低頻時阻抗很低,，而在高頻時阻抗很高，可以抑制高頻干擾,，從而濾除數(shù)字電路的噪聲,。這種方式結構簡單，能滿足大多數(shù)應用的要求,；另一種是采用多路穩(wěn)壓器的方法,，如圖2所示。該方法能提供更好的去耦效果,，但電路復雜,，成本高，使用時應注意模擬地和數(shù)字地必須連在一起,。通常每個電源引腳要加1個10～100nF的旁路電容,，以起電荷池的作用，平滑電源的波動,，減少電源上的噪聲,。一般旁路電容采用瓷片電容。在PCB四周還要均勻分布一些4.7～10μF大的電容,，以避免產生電源和地環(huán)路,。設計時盡量采用多層板,，為電源和地分別安排專用的層，同層上的多個電源,、地用隔離帶分割,，并且用地平面代替地總線。DSP都有多個接地引腳,，且每個引腳都要單獨接地,，因此應盡可能地減少負載數(shù)量。

1.2 上電次序
　　在設計DSP供電電源時,，一般要求CPU內核電源先于I/O電源上電,，后于I/O電源掉電。但CPU內核電源與I/O電源供電時間相差不能太長,，一般不能大于1秒,，否則會影響器件的壽命或損壞器件。為保護DSP器件,，應在CPU內核電源與I/O電源之間加一肖特基二極管,。具有上電次序控制的DSP電源電路如圖3所示。

2  時  鐘
2.1 DSP系統(tǒng)的時鐘電路
　　DSP系統(tǒng)中時鐘電路主要有3種：晶體電路,、晶振電路和可編程時鐘芯片電路,。
　　(1)晶體電路最為簡單，只需晶體和2個電容,，但驅動能力差,，不能提供多個器件使用，頻率范圍小(20k～60MHz),，使用時須注意配置正確的負載電容,，以使輸出的時鐘頻率精確、穩(wěn)定,。TI DSP芯片除C6000和C5510外,，內部含有振蕩電路，可使用晶體電路產生所需的時鐘信號,。但也可不使用片內振蕩電路,，直接由外部提供時鐘信號,。
　　(2)晶振電路頻率范圍寬（1～400MHz）,，驅動能力強，可為多個器件使用,。但由于晶振頻率不能改變,，多個獨立的時鐘需要多個晶振。另外在使用晶振時,，要注意時鐘信號電平,，一般晶振輸出信號電平為5V或3.3V,，對于要求輸入時鐘信號電平為1.8V的器件(如VC5401、VC5402,、VC5409和F281X等),，不能選用晶振來提供時鐘信號。
　　(3)可編程時鐘芯片電路由可編程時鐘芯片,、晶體和2個外部電容構成,。有多個時鐘輸出，可產生特殊頻率值,，適于多個時鐘源的系統(tǒng),，驅動能力強,頻寬最高可達200MHz，輸出信號電平一般為5V或3.3V,。常用器件為CY22381和CY2071A,。
　　目前TI DSP工作頻率已高達1GHz，為降低時鐘的高頻噪聲干擾,，提高系統(tǒng)整體的性能,，設計時通常使用頻率較低的外部參考時鐘源。為此須采用可編程時鐘芯片電路,，因它可以在在線的情況下,，通過編程對系統(tǒng)的工作時鐘進行控制，以保證在較低的外部時鐘源時,，通過其內部集成的PLL鎖相環(huán)的倍頻,，獲得所希望的工作頻率。同時通過在DSP內部對時鐘進行編程控制,，也能較好地滿足不同應用的要求,。例如對于自動化儀表、便攜式儀器以及家電等應用場合,，往往希望有較低能耗,，這時可通過編程，使DSP工作在較低頻率,，甚至可以設定為固定分頻模式,，并關斷內部的鎖相環(huán)相關電路，使其功耗最小,。而對于數(shù)字信號處理以及實時系統(tǒng),，通常需要DSP工作在高速狀態(tài)，這時則可通過編程,，使系統(tǒng)在完成引導之后,，進入到鎖相倍頻模式來提高系統(tǒng)的工作頻率。有時即使在同一應用中，為了需要也可以通過編程, 使系統(tǒng)在不同的階段工作在不同的頻率,。一般TI DSP芯片能提供多種靈活的時鐘選項,，可以使用片內/片外振蕩器、片內PLL或由硬件/軟件配置PLL分頻/倍頻系數(shù),。不同的DSP時鐘可配置的能力也不同,，使用前應參考各自的數(shù)據(jù)手冊。
2.2 時鐘電路選擇原則
　　(1)系統(tǒng)中要求多個不同頻率的時鐘信號時,，首選可編程時鐘芯片電路,；單一時鐘信號時，選擇晶體時鐘電路,；多個同頻時鐘信號時,，選擇晶振電路。盡量使用DSP片內的PLL,，降低片外時鐘頻率,，提高系統(tǒng)穩(wěn)定性。
　　(2)C6000,、C5510,、C5409、C5416,、C5420,、C5421和C5441等片內無振蕩電路，不能用晶體時鐘電路,。
　　(3)VC5401,、VC5402、VC5409和F281x等的時鐘信號輸入電平要求為1.8V,，建議采用晶體時鐘電路,。
　　(4)C64x主頻最高可達1GHz，必須使用片內PLL,，并且要對片內PLL提供獨立的供電,，電源引腳進行必要的濾波。若在C62x/C67x上還提供PLL濾波網絡引腳則外部應加相應的電阻和電容,。
2.3 時鐘電路的電源和地
　　時鐘的供電電源與整個電路板的電源一般是分開的,，二者的電源面相隔離(但可以在一層)，只通過鐵氧體磁珠相連,。這樣外面的干擾不會影響時鐘芯片,，同時時鐘芯片內部產生的振蕩信號也不會影響到外面電路。時鐘部分的地和整個PCB的地是統(tǒng)一的整體,，這樣做是從EMC(Electro Magnetic Compatibility)的角度考慮的,。電流流動需要回路，而電流回路等效于一個天線,，回路面積越大對外輻射就越強,，也越易受到干擾(主要是近場磁場的能量，這個磁場能量可能來自自由空間或是由電路板上其他部件所輻射),。在高速電路設計中,，電流會自動地尋找阻抗最低的路徑返回。如果地層也像電源層那樣分割出來,，則所有的電流都會從鐵氧體磁珠返回,，直接導致的結果是：(1)每條電流回路的天線效應增強。(2)電流都從鐵氧體磁珠流過,，大大增加了傳導干擾(從地層或電源層耦合進來,，對系統(tǒng)性能的影響極大)。如果在時鐘芯片的電源入口處放1個容量為10～100μF的鉭電容(具體值根據(jù)實際系統(tǒng)而定),，它不僅可以防止由于電壓波動引起的電流涌動,，還可以抑制低頻干擾，但是對于高頻干擾卻無能為力,。所以在大容量電容的后面并聯(lián)1個0.1μF的小電容,，則在時鐘芯片的每一個電源引腳處也都要放1個0.1μF的電容，且所放的位置要盡可能地靠近電源引腳,，這樣就可以減少外來的電源噪聲,。晶振、負載電容,、PLL濾波器等應盡可能地靠近時鐘器件,，在靠近時鐘輸出引腳的地方要串接10～50Ω電阻以減小輸出電流，限制地彈效應,，提高時鐘波形的質量,；另外，不要在時鐘芯片的底下布線,，因為這些線可能會產生高頻干擾耦合進芯片,，從而使時鐘芯片的輸出產生抖動，同時從時鐘芯片內部產生的高頻干擾也會耦合到芯片底下的走線,，使之失去信號的完整性,。要嚴格地控制時鐘走線的阻抗，所有的線最好都從內層走(以減少干擾),，盡量少地出現(xiàn)過孔,，因為過孔會引起阻抗發(fā)生變化，影響信號的質量,，進而產生EMI輻射和抖動問題,。
3  電平變換
　　DSP系統(tǒng)是一個混合電壓系統(tǒng)，有5V或3.3V混合供電的現(xiàn)象：即DSP芯片的I/O供電電壓是3.3V，而外圍芯片工作電壓一般為5V,，如EPROM,、SRAM、A/D器件等,。通常它們之間是不能直接相連的,，設計中必須注意這點。
3.1 混合電壓系統(tǒng)中不同電源電壓的邏輯器件接口存在的問題
　　(1)加到輸入和輸出引腳上允許的最大電壓限制問題,。器件對加到輸入或輸出引腳上的電壓通常是有限制的,。這些引腳上一般有二極管或者分離元件接到電源。如果接入的電壓過高,，則電流將會通過二極管或者分離元件流向電源,。例如I/O為3.3V供電的DSP，其輸入電平不允許超過電源電壓(3.3V),，而5V器件輸出信號高電平可達4.4V,，它會向3.3V電源充電，持續(xù)的電流將會損壞二極管和其他電路元件,。
　　(2)二個電源間電流的互串問題,。在等待或者掉電方式時，3.3V電源降到0V,，大電流將流通到地,，這使得總線上的高電壓被下拉到地，將引起數(shù)據(jù)丟失和元件損壞,。必須注意的是：不管在3.3V的工作狀態(tài)還是在0V的等待狀態(tài)都不允許電流流向電源,。
　　(3)接口輸入轉換門限問題。5V器件和3.3V器件的接口有多種情況,，同樣TTL和CMOS間的電平轉換也存在著不同情況,。因此驅動器必須滿足接收器的輸入轉換電平，并且要有足夠的容限以保證不損壞電路元件,。而輸出電平一般無需變換,。
3.2 混合電壓系統(tǒng)中必須處理的信號電平配置
　　(1)5V TTL器件輸出驅動3.3V TTL器件(LVC)輸入。通常5V TTL器件可以驅動3.3V TTL器件的輸入,，因為典型雙極性晶體管的輸出并不能達到電源電壓幅度,。當一個5V器件的輸出為高電平時，內部壓降限制了輸出電壓,，典型情況是VCC-2VBE約為3.6V,，這樣工作通常不會引起5V電源的電流流向3.3V電源。但是因為驅動器結構會有所不同,，所以必須控制驅動器的輸出不宜超過3.6V,，以防萬一,。
　　(2)3.3V TTL器件輸出驅動5V TTL器件輸入。由于二者的電平轉換標準是相同的,，因此不需要額外的器件就可將二者直接相連,。只要3.3V器件的VOH和VOL電平分別是2.4V和0.4V，5V器件就可將輸入讀為有效電平,，因為它的VIH和VIL電平分別是2V和0.8V,。
　　(3)5V CMOS器件輸出驅動3.3V TTL器件輸入,。顯然二者的轉換電平是不相同的,，但二者雖存在一定的差別，若設計時使用能夠承受5V 電壓的3.3V TTL器件,，則5V器件的輸出是可以直接與3.3V器件的輸入端接口的,。
　　(4)3.3V輸出驅動5V CMOS輸入。二者的轉換電平標準不一樣,，3.3V器件輸出的高電平最高值是3.3V,，而5V CMOS器件要求的高電平最低值是3.5V，因此3.3V器件的輸出不能直接與5V CMOS器件的輸入相接,。這種情況下就需要用雙電壓（一邊是3.3V供電,，另一邊是5V供電）供電的驅動器，如使用TI總線收發(fā)器SN74LVTH245A(8位),、SN74LVTH16245A（16位）等,。
　　另外電平轉換還可用以下器件：
　　(1)使用總線開關。主要應用于多通道緩沖性串行接口(Multichannel Buffered Serial Port,，McBSP)等外設信號的電平轉換,，5V供電。常用器件有：SNCBTD3384(10位)和SN74CBTD16210(20位),。
　　(2)使用2選1切換器,。實現(xiàn)2選1，4.1V供電,。主要適用于多路切換信號的電平轉換,，如雙路復用的McBSP信號的電平轉換等，常用器件有SN74CBT3257(4位)和SN74CBT16292(12位),。
4  擴展電路的時序
　　時序問題是任何數(shù)字電路設計所必須重視的問題,。在低速數(shù)字系統(tǒng)設計中，要著重解決的問題為時序的邏輯性是否正確,。而在高速數(shù)字系統(tǒng)設計中,，除了要解決時序邏輯性問題外，還要著重解決時序的時延性問題,。為保證DSP在規(guī)定的時間內正確地讀/寫外部擴展器件,，首先要選用高速器件,。要求擴展器件的讀/寫周期小于DSP的機器周期的60%[1]，否則要插等待周期,，但這樣DSP的高速特性就不能得到充分發(fā)揮,。其次，要求擴展器件的總線接口電路的時延盡量小,，否則需要另插等待周期,。解決此問題的方法是盡量采用高速接口器件和單級接口電路。
5  DSP多余引腳的處理
　　對集成電路多余引腳的處理原則是：多余輸出引腳可以懸空,；多余輸入引腳一般不能懸空,，可將它們上拉或下拉為固定的電平，以降低功耗,；多余的I/O引腳若缺省狀態(tài)為輸入引腳,，則作為輸入引腳處理。若缺省狀態(tài)為輸出引腳,，則可懸空不接,；無連接（NC）引腳除非特殊說明，可懸空不接,；保留（RSV）引腳是否接,，應根據(jù)數(shù)據(jù)手冊具體決定。
　　在設計DSP應用系統(tǒng)時,還要遵循以下3點：(1)沒有使用的串行口或HPI接口的所有引腳可以不作處理,，不會引起DSP的誤操作,。(2)DSP數(shù)據(jù)總線的最高位最好與擴展器件數(shù)據(jù)總線的最高位連接，以避免符號位錯誤擴展,。而多余的數(shù)據(jù)總線引腳可懸空,，也可接上拉或下拉電阻。(3)特別要處理好輸入引腳HOLD和READY的狀態(tài),。要保證在沒有外部設備請求占用DSP的外部存儲器時,，HOLD為高電平；外部擴展器件不插硬件等待周期時,，READY應為高電平,。
6  其他需考慮的問題
　　(1)在設計時一般還要用CPLD實現(xiàn)一些特殊的邏輯：如用來控制外設的驅動時鐘、各種同步控制時鐘(A/D轉換,、數(shù)字信號存取)以及存儲器地址的產生等,。使用CPLD實現(xiàn)具有明顯的優(yōu)點：可使時序關系整齊，延遲一致,，易于修改,，并且具有高集成、高可靠性,。
　　(2)在處理特殊的信號部分時應加零電阻,，以實現(xiàn)不同的配置,，如可實現(xiàn)不同容量的SDRAM的配置等。
　　(3)在設計時為方便今后的硬件調試,，讀/寫控制,、時鐘、電源,、地等重要信號部分應加測試點,，其測試點可連接到連接器或邏輯分析儀插頭上。另外最好提供手動復位開關,。
參考文獻
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2   Texas Instruments Incorporated.TMS320 DSP Designer′s Notebook：Volume 1.2001
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