若反饋函數(shù)為線性函數(shù)f(a₁,a₂,…a_n)=c₁a₁c₂a₂…c_na_n,，則稱為線性反饋移位寄存器(LFSR)。其中,a₁,a₂,…a_n為二值(0,1)存儲單元,，這n個二值存儲單元稱為該反饋移位寄存器的級,。任一時刻，這些級的內(nèi)容構(gòu)成反饋移位寄存器的狀態(tài),，每個狀態(tài)可以用n長序列(a₁,a₂,…a_n)來表示，對應(yīng)1個GF(2)域上的n維向量,。反饋函數(shù)f(a₁,a₂,…a_n)是n元布爾函數(shù),。在時鐘脈沖的控制下，每經(jīng)過1個時刻,，每一級存儲器ai都要將自己存儲的內(nèi)容向下一級a_i-1傳遞,，反饋函數(shù)由存儲器當(dāng)前狀態(tài)計算出an下一時刻的內(nèi)容。
由于線性反饋移位寄存器易于構(gòu)造且易于應(yīng)用軟件和數(shù)字硬件實現(xiàn),，所以密碼設(shè)計者常用它來構(gòu)造序列密碼,。本文采用線性反饋移位寄存器作為對初始密鑰的一種配置。
1.3 混沌密碼
　　由于混沌系統(tǒng)具有的寬頻譜,、類隨機特性,、對結(jié)構(gòu)參數(shù)及初始狀態(tài)的極端敏感性等性質(zhì),，日益成為密碼學(xué)的重要分支?；煦缑艽a在硬件實現(xiàn)時,，應(yīng)該在盡量提高精度、逼近混沌特性的同時,，提高運算速度,，滿足工程中實時處理的要求。而一維Logistic映射從數(shù)學(xué)形式上來看是一個非常簡單的混沌映射,，但此系統(tǒng)具有極其復(fù)雜的動力學(xué)行為,，在保密通信領(lǐng)域的應(yīng)用十分廣泛^[2]。因此本設(shè)計就采用了Logistic映射對密鑰進行混淆,。

2 FPGA上的算法實現(xiàn)
采用基于SRAM技術(shù)的FPGA設(shè)計的電路雖然不具有保密性,，但是基于Kerckhoff原則，所實現(xiàn)算法的硬件電路是可行且安全的,。為了增強DES算法的安全性,，本文提出了對密鑰進行動態(tài)配置來改進DES算法，利用線性反饋移位寄存器和Logistic映射增加初始密鑰的復(fù)雜度,。具體配置方法為：根據(jù)控制信號,，將輸入的64 bit密鑰進行配置，既可以直接將初始密鑰引入,，參與DES加密算法,，又可以經(jīng)過線性反饋移位寄存器，得到新的密鑰流參與DES加密算法,，還可以經(jīng)過混沌加密進一步增強DES算法的密鑰安全性,。
2.1 密鑰流生成器的選取
　　本設(shè)計中，選取線性反饋移位寄存器和混沌序列作為密鑰流生成器,。
由于N級線性反饋移位寄存器輸出的序列是周期性的,，非常適合硬件實現(xiàn)，且最大周期為2ⁿ-1,，為了產(chǎn)生64 bit的密鑰序列,設(shè)計5級移位寄存器(周期為31),，其狀態(tài)關(guān)系為：

這樣無需等64個時鐘周期，只需31個周期就可以得到64 bit的密鑰,。
為了從混沌序列中獲得每輪64 bit的輪密鑰,需要對產(chǎn)生的混沌序列進行有限精度的二進制編碼,，即把混沌序列中的每一項與一個定長的二進制編碼相對應(yīng)。當(dāng)u=4時,，量化后的表達式為：

2.2 硬件實現(xiàn)結(jié)構(gòu)
傳統(tǒng)的DES算法主要有2組輸入信號：明文datain[63:0],、密鑰keyin[63:0]；2組輸出信號：密文dataout[63:0]以及有效信號dataout_en,。為了實現(xiàn)對密鑰的配置,增加了密鑰選擇輸入信號key_sel[1:0]：當(dāng)取00或者11時,，直接將密鑰keyin送至DES模塊中的密鑰產(chǎn)生模塊,；當(dāng)取01時，將密鑰keyin先送至線形反饋移位寄存器中生成新的序列密碼作為新的密鑰送至密鑰產(chǎn)生模塊中,；當(dāng)keyin取10時,，將密鑰keyin先送至混沌加密模塊中生成新的混沌序列作為新的密鑰參與后續(xù)的加密運算。這2個模塊不可能同時工作,，當(dāng)其中1個工作時,，另1個關(guān)閉時鐘。采取關(guān)閉時鐘法選擇對應(yīng)的加密算法,，既能簡化電路,，減少控制信號，減少門的翻轉(zhuǎn)次數(shù),，又能降低芯片集成度,，進而達到降低功耗的目的。其邏輯結(jié)構(gòu)如圖3所示,。

為了有效地控制密鑰生成模塊的工作,，同時降低系統(tǒng)功耗，本設(shè)計采用了FPGA設(shè)計中的乒乓操作技巧^[4],，具體操作為：對線性反饋移位寄存器(LFSR)和混沌加密模塊（logistic）分別使用獨立的時鐘信號clk_lf,、clk_lo，而不使用系統(tǒng)時鐘clk,。通過密鑰選擇輸入信號key_sel的取值不同,，使clk_lf和clk_lo的值分別等于0或是系統(tǒng)時鐘clk。
DES加密算法作為本設(shè)計中的核心算法,，以多輪的密鑰變換輪函數(shù),、密鑰和數(shù)據(jù)運算輪函數(shù)為特征，相應(yīng)的硬件實現(xiàn)方法有2種：一種是通過輪函數(shù)的16份硬件拷貝,，達到深度細化的流水線處理,，實現(xiàn)性能最優(yōu)；另一種是通過分時復(fù)用,，重復(fù)調(diào)用1份輪函數(shù)的硬件拷貝,，以時間換空間，從而得到硬件資源占用的最小化,。
本設(shè)計采取的是資源優(yōu)先方案：即僅用硬件實現(xiàn)一套密鑰變換和密鑰加數(shù)據(jù)運算輪函數(shù),，通過反復(fù)16次調(diào)用這一硬件結(jié)構(gòu)來實現(xiàn)1次DES加密運算,。這樣可以大大減少了硬件開銷,，但芯片的性能有所降低。因此,，又采取在輪函數(shù)內(nèi)部設(shè)置一級流水線來提高整體處理的速度,。在硬件上實現(xiàn)數(shù)據(jù)加密鑰輪函數(shù)和密鑰變換函數(shù)的同步流水線架構(gòu),，減少了相鄰流水線級間的邏輯復(fù)雜度，通過設(shè)置輪計數(shù)器對所進行的輪運算計數(shù),，控制數(shù)據(jù)選擇器,，從而實現(xiàn)輪函數(shù)復(fù)用。其硬件結(jié)構(gòu)如圖4所示,。

3 仿真及驗證
本文所有算法均采用Verilog HDL實現(xiàn),并在Modelsim仿真環(huán)境下,，編寫了測試激勵，進行RTL級功能仿真,，如圖5所示,。由圖可以看到，此時key_sel和arith_sel輸入為1時,，密鑰流采取了混沌加密,，算法采用了DES算法，輸入明文為：636F6D7075746572,，密鑰數(shù)據(jù)為7365637572697479,，經(jīng)過組合加密后得到的密文為49D28E37281FFFB2。