《電子技術(shù)應(yīng)用》
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基于AD73360的多功能網(wǎng)絡(luò)電能表設(shè)計(jì)

2009-06-10
作者：孫 浩,，袁惠梅，楊鈞友,，魯四美

??? 摘? 要： 介紹了基于AD73360芯片的多功能網(wǎng)絡(luò)電能表的系統(tǒng)總體設(shè)計(jì)。通過(guò)FPGA與AD73360芯片相連接,，由FPGA給AD73360芯片寫控制字,，然后再對(duì)采集的數(shù)據(jù)進(jìn)行處理。重點(diǎn)介紹了基于AD73360的多功能網(wǎng)絡(luò)電能表的硬件設(shè)計(jì),，同時(shí)也介紹了FPGA的VHDL設(shè)計(jì),。本設(shè)計(jì)具有電力參數(shù)監(jiān)測(cè)、電能質(zhì)量分析,、分時(shí)段電能計(jì)量,、故障錄波和網(wǎng)絡(luò)遠(yuǎn)程抄表等功能。?

??? 關(guān)鍵詞： 電能表,；AD73360,；FPGA；VHDL?

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??? 本設(shè)計(jì)是基于ADI公司的AD73360芯片的多功能網(wǎng)絡(luò)電能表,。傳統(tǒng)的多功能電能表通常使用專用的電能計(jì)量IC計(jì)量或前端使用AD芯片采樣數(shù)據(jù),，然后使用DSP或MCU對(duì)數(shù)據(jù)進(jìn)行處理。若使用專用電能計(jì)量IC,，還需要額外的處理器對(duì)電表進(jìn)行控制,，增加了電能表的成本；若使用第二種方案,，限于成本和DSP或MCU的處理能力,，會(huì)影響電表的實(shí)時(shí)處理能力?；谝陨显?，本設(shè)計(jì)中前端使用AD73360芯片對(duì)電壓和電流進(jìn)行采樣，后端使用FPGA對(duì)采集的數(shù)據(jù)進(jìn)行處理,，同時(shí)對(duì)電表進(jìn)行總體控制,。由于FPGA采用純硬件的工作方式，實(shí)時(shí)性強(qiáng),；同時(shí),，由于FPGA強(qiáng)大的處理能力，可以使用一片F(xiàn)PGA完成全部的數(shù)據(jù)處理和控制工作,。這樣既可以簡(jiǎn)化硬件設(shè)計(jì)，又可以減低成本,。?

??? AD73360是ADI公司一款6通道模擬前端處理器,，特別適合于電能計(jì)量[1]。該芯片具有6個(gè)16位A/D轉(zhuǎn)換通道,，每個(gè)通道都可以同步采樣,，同時(shí)可以保證從直流信號(hào)到4 kHz信號(hào)帶寬的77 dB的信噪比,。每個(gè)通道還具有獨(dú)立的可編程輸入放大器(PGA)，其放大系數(shù)可以從0～38 dB可調(diào),。該芯片通過(guò)設(shè)置,，可以提供4種采樣頻率，分別為64 kHz,、32 kHz,、16 kHz和8 kHz(由16.384 kHz的主時(shí)鐘分頻得到)。?

1 多功能電能表系統(tǒng)設(shè)計(jì)?

??? 多功能網(wǎng)絡(luò)電能表(以下簡(jiǎn)稱電表)由數(shù)據(jù)采集,、控制與處理,、電源、網(wǎng)絡(luò)接口,、顯示,、存儲(chǔ)和日歷時(shí)鐘等部分組成，如圖1所示,。數(shù)據(jù)采集部分由精密小型互感器,、信號(hào)調(diào)理電路以及AD73360芯片構(gòu)成?？刂婆c處理部分采用Altera公司的FPGA芯片Cyclone II 2C35F484C8,。電源模塊為整個(gè)電能表系統(tǒng)提供電源，共有2路直流電源輸出,，一路供給數(shù)據(jù)采集板,，一路供給電能計(jì)量SoPC芯片?？紤]電磁兼容試驗(yàn),，要求電源系統(tǒng)能抑制高頻脈沖干擾且過(guò)壓自動(dòng)保護(hù)。網(wǎng)絡(luò)接口部分采用DMA9000A網(wǎng)絡(luò)芯片,，使用RJ-45接口,，本系統(tǒng)支持以太網(wǎng)協(xié)議。顯示部分采用高品質(zhì)的液晶顯示模塊,，每屏可以顯示8×4個(gè)漢字（16×16）或128×64個(gè)像素的圖形,。存儲(chǔ)模塊采用IIC總線與一塊E2PROM通信，用于數(shù)據(jù)凍結(jié),。日歷時(shí)鐘則使用專用的日歷時(shí)鐘芯片,，為系統(tǒng)提供日期信息。表1為電表的具體功能和設(shè)計(jì)指標(biāo)[2],。?

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2 電表硬件設(shè)計(jì)?

2.1 數(shù)據(jù)采集模塊硬件設(shè)計(jì)[2]?

??? 從圖1可以看出,，數(shù)據(jù)采集模塊由互感器、信號(hào)調(diào)理電路和AD芯片3個(gè)部分組成,。本系統(tǒng)三相電壓信號(hào)采用單端輸入方式,，三相電流信號(hào)采用差分輸入方式,。由于本系統(tǒng)采用3.3 V為AD73360芯片供電，因此輸入電流設(shè)置在10 mA,，輸入電壓設(shè)置在700 mV左右,。?

2.1.1 電流輸入電路設(shè)計(jì)?

??? 電流輸入使用專用的電流互感器將輸入電流降至10 mA左右。本系統(tǒng)選用了哈爾濱三江達(dá)電力技術(shù)有限公司生產(chǎn)的YWH型電能表專用互感器,。YWH系列互感器是微型互感器的一個(gè)分支產(chǎn)品,，是為寬量程電子式電能表配套設(shè)計(jì)的新一代微型精密電流互感器，工作電流范圍寬(可4～10倍過(guò)載),，誤差線性好(比差小于0.01 %,，角差小于0.3′），采用阻燃ABS塑料外殼,，環(huán)氧樹(shù)脂封裝,，絕緣強(qiáng)度高，外形美觀,，并有多種規(guī)格可供用戶選擇,，滿足不同的安裝需要。本次設(shè)計(jì)選用了YWH-1型,，其電流比為1.5(6)A/5(20)mA,，二次負(fù)載電阻5～20 Ω，準(zhǔn)確度為0.1級(jí),。?

2.1.2 電壓輸入電路設(shè)計(jì)?

??? 三路電壓信號(hào)直接由220 V電壓通過(guò)電阻網(wǎng)絡(luò)降至700 mV左右,，每路電壓信號(hào)輸入電路由5個(gè)204電阻和一個(gè)332電阻構(gòu)成，確保將220 V市電降為700 mV左右輸入,，以適應(yīng)AD73360的需要,。?

2.1.3 信號(hào)調(diào)理電路設(shè)計(jì)?

??? 由于本系統(tǒng)電壓和電流信號(hào)采用不同的輸入方式，因此需要不同的信號(hào)調(diào)理電路,。電壓調(diào)理電路中使用RC電路構(gòu)成抗混疊濾波器,，同時(shí)確保輸入AD的信號(hào)頻率小于0.5倍的AD采樣率。?

2.1.4 AD73360電路設(shè)計(jì)?

????VINP1-6和VINN1-6為信號(hào)輸入引腳,；MCLK與系統(tǒng)主時(shí)鐘相連,。由于AD73360設(shè)計(jì)時(shí)就考慮到了與DSP的簡(jiǎn)單接口[1]，因此,，SCLK,、SDO、SE,、SDI,、SDIFS和SDOFS在設(shè)計(jì)時(shí)就可以與FPGA的I/O口直接相連。?

2.2 控制及數(shù)據(jù)處理模塊[3]?

??? 本系統(tǒng)的控制及數(shù)據(jù)處理采用Altera公司的FPGA芯片,，Cyclone II 2C35F484C8,。為了簡(jiǎn)化本系統(tǒng)的硬件設(shè)計(jì)難度，直接采用成品FPGA開(kāi)發(fā)板,。這樣,，只需要設(shè)計(jì)外圍的日歷時(shí)鐘芯片、LCD和網(wǎng)絡(luò)接口電路即可,。?

3 控制及數(shù)據(jù)處理的程序設(shè)計(jì)[4]?

??? 本系統(tǒng)采用FPGA,，同時(shí)配合Altera公司NIOS II軟核的方式對(duì)系統(tǒng)進(jìn)行控制并對(duì)采集的數(shù)據(jù)進(jìn)行處理[5]，最終使用μC/OS II 操作系統(tǒng)將整個(gè)系統(tǒng)整合,。該設(shè)計(jì)共分為兩個(gè)部分,，一個(gè)部分為控制部分，包括對(duì)AD芯片,、網(wǎng)絡(luò)接口等模塊的控制,；另一部分是數(shù)據(jù)處理部分，主要負(fù)責(zé)對(duì)AD73360采集來(lái)的數(shù)據(jù)進(jìn)行處理,。?

3.1 CPU設(shè)計(jì)?

??? 該芯片內(nèi)部包括AD控制器,、FIFO、電能計(jì)量,、配置寄存器,、NIOS II軟核微處理器、日歷時(shí)鐘接口,、數(shù)字頻率變換器DFC(Digital to Frequency Converter),、IIC接口以及LCD控制器等部分。其結(jié)構(gòu)如圖2所示,。?

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??? 其中,，AD控制器的輸入為信號(hào)采集板上采集到的三相電壓和三相電流(6個(gè)通道的串行數(shù)據(jù))，AD控制器是按照美國(guó)ADI公司16位的∑-△A/D芯片AD73360的時(shí)序,，將輸入的6個(gè)通道的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)并存儲(chǔ)在相應(yīng)的FIFO中,；6 通道的FIFO保存AD控制器送來(lái)的6 通道1個(gè)周波的AD 數(shù)據(jù)，以便后面的運(yùn)算使用,。這樣做還有一個(gè)好處就是電能計(jì)量模塊可以實(shí)現(xiàn)流水線結(jié)構(gòu),，加快運(yùn)算速度；電能計(jì)量模塊主要是利用FPGA實(shí)現(xiàn)電能的有功,、無(wú)功和視在功率的計(jì)量,。配置寄存器中保存配置數(shù)據(jù)、歷史電量數(shù)據(jù),、凍結(jié)數(shù)據(jù)等,；NIOS II軟核微處理器完成整個(gè)電能計(jì)量芯片的調(diào)度工作；日歷時(shí)鐘接口與外部的日歷時(shí)鐘芯片相連,，為芯片提供時(shí)鐘信息,，供NIOS II軟核微處理器使用,，從而構(gòu)成復(fù)費(fèi)率電能表。日歷時(shí)鐘芯片選用美國(guó)達(dá)拉斯公司的涓流充電時(shí)間芯片DS1302,；DFC變換就是將計(jì)量后的電能值轉(zhuǎn)換成脈沖的個(gè)數(shù)輸出,，以便校表；IIC接口控制外部的IIC只讀存儲(chǔ)器AT24C256,，AT24C256是美國(guó)ATMEL公司的二線串行電擦寫可編程只讀存儲(chǔ)器,；LCD 控制器實(shí)現(xiàn)外部LCD 的驅(qū)動(dòng)功能。?

3.2 AD控制設(shè)計(jì)?

??? AD接口模塊完成對(duì)AD73360的初始化(設(shè)置分頻系數(shù),、AD采樣率,、可編程增益、工作模式）,、輸出數(shù)據(jù)的讀取并完成串/并轉(zhuǎn)換,。本次設(shè)計(jì)中FPGA的主頻為50 MHz，經(jīng)試驗(yàn)發(fā)現(xiàn)AD的SCLK最高工作在2.048 MHz,，這樣FPGA可以確保準(zhǔn)確采集SCLK信號(hào),。AD的晶振頻率為16.384 MHz，因此設(shè)定SCLK的分頻系數(shù)為8,。?

??? 為了減小亞穩(wěn)態(tài)問(wèn)題影響,，確保可靠工作,，采用了全同步設(shè)計(jì),，采用20 MHz頻率高速采集SDOFS、SCLK,，并對(duì)其進(jìn)行了兩級(jí)鎖存,，大大減少了亞穩(wěn)態(tài)問(wèn)題。設(shè)計(jì)中采用兩級(jí)鎖定,，經(jīng)邏輯運(yùn)算即可得到SDOFS的正沿和SCLK的正沿負(fù)沿,。圖3為FPGA上電初始化配置AD73360的modelsim 6.1f仿真時(shí)序圖，圖中COM為FPGA配置AD73360寄存器的數(shù)據(jù),，SDI為COM數(shù)據(jù)的串行輸出,。

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圖3? 配置AD仿真時(shí)序圖

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????圖4為使用邏輯分析儀實(shí)測(cè)的數(shù)據(jù)。?

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圖4? AD73360采樣的實(shí)測(cè)數(shù)據(jù)

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3.3 電能計(jì)量算法設(shè)計(jì)?

??? 電能計(jì)量的算法比較復(fù)雜,，如果直接使用VHDL編寫比較困難,。為了降低開(kāi)發(fā)的復(fù)雜程度，在該模塊設(shè)計(jì)時(shí),，使用了DSP Builder,。DSP Builder是Altera公司提供的以Simulink為平臺(tái)的圖形化的設(shè)計(jì)軟件[6]。它可以先由Simulink建模，然后通過(guò)DSP Builder提供的編譯器將Simulink模型轉(zhuǎn)換為VHDL語(yǔ)言,，這樣就極大地簡(jiǎn)化了設(shè)計(jì)的難度和開(kāi)發(fā)周期,。?

??? 本文介紹了基于ADI公司AD73360芯片的多功能網(wǎng)絡(luò)電能表的系統(tǒng)設(shè)計(jì)。AD73360特別適合于電能計(jì)量使用,，同時(shí)其針對(duì)DSP的簡(jiǎn)易接口設(shè)計(jì),，使得硬件電路設(shè)計(jì)更加簡(jiǎn)單,。配合FPGA較強(qiáng)的處理能力,，使得整個(gè)系統(tǒng)只需要一片F(xiàn)PGA便可以完成全部的控制和電能計(jì)量任務(wù)，不需要再使用額外的芯片,。同時(shí)也使得系統(tǒng)成本下降,，開(kāi)發(fā)周期大大縮短。?

參考文獻(xiàn)?

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