《電子技術(shù)應(yīng)用》
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雷達(dá)視頻信號(hào)模擬器的硬件設(shè)計(jì)與實(shí)現(xiàn)

2009-05-12
作者：任勇峰, 李圣昆, 劉 鑫, 劉

??? 摘? 要： 一種基于TMS320C6713和FPGA的雷達(dá)視頻信號(hào)模擬器，給出了一種可實(shí)時(shí)模擬多批次目標(biāo)回波的雷達(dá)信號(hào)模擬器的實(shí)現(xiàn)方案,。重點(diǎn)介紹了系統(tǒng)的硬件電路及其實(shí)現(xiàn),，并提出一種自適應(yīng)單環(huán)總線結(jié)構(gòu),，用于數(shù)據(jù)的快速下載,。其視頻信號(hào)的生成過程不是像大多視頻模擬器的雜波數(shù)據(jù)那樣通過USB或PCI總線將PC機(jī)的數(shù)據(jù)實(shí)時(shí)地傳輸至硬件電路的緩存單元,，而是通過上述總線將雜波,、噪聲及目標(biāo)參數(shù)等數(shù)據(jù)預(yù)先一次性下載至硬件電路的Flash存儲(chǔ)器中,，生成視頻信號(hào)時(shí),，各通道分別從對(duì)應(yīng)的Flash中讀取數(shù)據(jù),，這樣，系統(tǒng)的最大數(shù)據(jù)吞吐量就可達(dá)到240 MB/s,，完全滿足視頻信號(hào)產(chǎn)生的實(shí)時(shí)性要求,。?

??? 關(guān)鍵詞： 視頻信號(hào)； 數(shù)字信號(hào)處理,； 總線,； Flash

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??? 雷達(dá)信號(hào)模擬技術(shù)根據(jù)信號(hào)注入點(diǎn)不同可以分為射頻信號(hào)模擬、中頻信號(hào)模擬,、視頻信號(hào)模擬,。信號(hào)注入點(diǎn)越靠前，模擬越復(fù)雜,，結(jié)果越接近現(xiàn)實(shí),；信號(hào)注入點(diǎn)位置越靠后，模擬越容易,，逼真程度越低[1],。采用不同的模擬方法應(yīng)根據(jù)實(shí)驗(yàn)任務(wù)需求以及實(shí)驗(yàn)環(huán)節(jié)、經(jīng)費(fèi)的不同來選擇,。本文的雷達(dá)信號(hào)模擬器以作戰(zhàn)系統(tǒng)與武器系統(tǒng)的聯(lián)調(diào)測試及訓(xùn)練為工程應(yīng)用背景,，因此選用逼真度與復(fù)雜度都相對(duì)較低的視頻信號(hào)模擬方式。?

??? 在目前已有的視頻信號(hào)模擬器中,，多采用PC機(jī)+DSP組合的結(jié)構(gòu)[2],。由PC機(jī)離線產(chǎn)生所需的雜波、噪聲等數(shù)據(jù),，在模擬器工作時(shí),，通過PCI接口或USB接口將預(yù)先生成好的數(shù)據(jù)，從PC機(jī)實(shí)時(shí)傳送至硬件電路指定的存儲(chǔ)空間,，DSP調(diào)用相關(guān)數(shù)據(jù),，經(jīng)過實(shí)時(shí)運(yùn)算生成的視頻數(shù)據(jù)存入輸出緩存，最終在同步信號(hào)的觸發(fā)下,，經(jīng)過D/A轉(zhuǎn)換,，生成視頻信號(hào)[3-4]。?

??? 隨著半導(dǎo)體產(chǎn)業(yè)的飛速發(fā)展,，高速,、大容量存儲(chǔ)芯片制作工藝也有了極大提高,，目前市場上已出現(xiàn)單片容量為4 GB的Flash存儲(chǔ)芯片，為雷達(dá)視頻模擬過程中所需的大量背景雜波數(shù)據(jù)的存儲(chǔ)提供了硬件基礎(chǔ)[5],，而且目前常見的Flash峰值讀寫速度可以達(dá)到40 MB/s,，能夠滿足大多數(shù)視頻模擬的數(shù)據(jù)量吞吐要求。而本文所設(shè)計(jì)的視頻信號(hào)模擬器正是基于這一現(xiàn)有條件,，整個(gè)系統(tǒng)仍使用PC機(jī)+DSP組合的構(gòu)架,，但在視頻模擬過程中不再從PC機(jī)實(shí)時(shí)傳送數(shù)據(jù)至硬件存儲(chǔ)單元，而是在生成視頻信號(hào)前,，將預(yù)先生成的大量雜波,、噪聲數(shù)據(jù)下載至硬件電路的Flash存儲(chǔ)器中，在生成視頻信號(hào)的過程中,，從Flash中讀取雜波,、噪聲及目標(biāo)參數(shù)，然后經(jīng)DSP運(yùn)算產(chǎn)生視頻數(shù)據(jù),，最終經(jīng)D/A轉(zhuǎn)化生成視頻信號(hào),。?

??? 本文提出的視頻回波模擬器是模擬某型導(dǎo)引頭雷達(dá)系統(tǒng)的輸出，生成和差三通道共6路視頻信號(hào),，用來調(diào)試對(duì)應(yīng)的雷達(dá)信號(hào)處理器,。?

1 系統(tǒng)結(jié)構(gòu)?

??? 模擬器采用板卡式結(jié)構(gòu)，由1塊主控卡,、3塊視頻信號(hào)卡（每塊信號(hào)卡2路,，包括和、俯仰及方位I,、Q共6路信號(hào)）和1塊高速背板總線組成,。主控卡與PC機(jī)通過USB接口通信，并與信號(hào)處理機(jī)通過同步串口通信,，另外將信號(hào)處理機(jī)的PRT同步信號(hào),、搜索/跟蹤等同步信號(hào)接入背板總線；視頻信號(hào)卡根據(jù)上位機(jī)生成的雜波數(shù)據(jù),、目標(biāo)參數(shù)及航跡數(shù)據(jù)生成視頻信號(hào),，為保證各路信號(hào)的一致性，所有視頻信號(hào)卡采用相同的PCB設(shè)計(jì),；整個(gè)背板總線包括并行總線和LVDS總線兩部分,，并行總線用于傳遞同步信號(hào)及各卡的電源，LVDS總線作為命令,、地址及數(shù)據(jù)傳輸路徑,；電源卡用于給整個(gè)系統(tǒng)供電,。?

??? 系統(tǒng)的結(jié)構(gòu)框圖及與雷達(dá)信號(hào)處理器的連接關(guān)系如圖1所示,。?

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1.1 主控卡?

??? 主控卡的原理框圖如圖2所示,，該卡以FPGA作為中心控制單元，使用USB接口芯片與上位機(jī)進(jìn)行通信,，F(xiàn)PGA控制USB單片機(jī)及LVDS收發(fā)器將上位機(jī)指令,、地址及數(shù)據(jù)通過背板總線下發(fā)至視頻信號(hào)卡。另外,，F(xiàn)PGA在其內(nèi)部開辟緩存空間,，通過USB單片機(jī)接收上位機(jī)發(fā)給信號(hào)處理器的指令，通過同步串口,，并將其轉(zhuǎn)為差分信號(hào)發(fā)給信號(hào)處理器,，另外，信號(hào)處理器反饋回其相應(yīng)的狀態(tài)信息,，通過FPGA控制USB單片機(jī)上傳給上位機(jī)來實(shí)時(shí)顯示。?

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1.2 背板總線?

??? 系統(tǒng)需要產(chǎn)生和差三通道I,、Q共6路回波信號(hào),，而每路信號(hào)都需要將對(duì)應(yīng)的雜波、噪聲及目標(biāo)下載到Flash存儲(chǔ)器中,，因?yàn)閿?shù)據(jù)量較大,，且考慮到下載速度的問題，本文中背板總線采用了自行設(shè)計(jì)的單環(huán)網(wǎng)總線結(jié)構(gòu),，該環(huán)網(wǎng)基于DS92LV18低壓差分信號(hào)收發(fā)器和低壓差分信號(hào)傳輸模擬交叉點(diǎn)開關(guān)SCAN90CP02來實(shí)現(xiàn),，通過各子卡的插拔可實(shí)現(xiàn)對(duì)SCAN90CP02的邏輯控制，從而保證無論背板各擴(kuò)展槽是否有卡,，整個(gè)環(huán)路都保持封閉狀態(tài),。DS92LV18的主要性能特點(diǎn)是：15 MHz～66 MHz 18:1/1:18串行/解串器，收發(fā)一體設(shè)計(jì),，內(nèi)置發(fā)射/接收數(shù)字鎖相環(huán),，提供幀同步、幀檢測,、時(shí)鐘恢復(fù)功能,，可以進(jìn)行單芯片環(huán)路測試，芯片引腳基本兼容,，設(shè)有本地及線路環(huán)回模式,。SCAN90CP02的特點(diǎn)有：每通道的傳輸速率達(dá)1.5 Gb/s，低功耗,，在雙中繼器模式下,，最高速率時(shí)的電流僅為70 mA，低輸出抖動(dòng)，可配置的預(yù)增強(qiáng)功能（0/25/50/100%）可驅(qū)動(dòng)有損耗的背板和電纜LVDS/BLVDS/CML/LVPECL輸入,，LVDS輸出,。由該兩款芯片組成的環(huán)網(wǎng)總線可達(dá)到的最大數(shù)據(jù)吞吐速度為1.188 Gb/s，能夠滿足數(shù)據(jù)快速下載的要求,。背板自適應(yīng)單環(huán)網(wǎng)總線原理框圖如圖3所示,。?

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1.3 視頻信號(hào)卡?

??? 視頻信號(hào)卡為整個(gè)系統(tǒng)的核心部分，因?yàn)橐曨l信號(hào)的生成需要的運(yùn)算量很大,，由單個(gè)DSP難以完成多路視頻信號(hào)的生成,，同時(shí)出于系統(tǒng)升級(jí)的考慮，本文所設(shè)計(jì)的視頻信號(hào)模擬器每路都使用一片TI公司推出的TMS320C6713高性能的浮點(diǎn)數(shù)字信號(hào)處理器,。其采用先進(jìn)的超長指令字結(jié)構(gòu),，內(nèi)部有8個(gè)獨(dú)立的功能單元、2個(gè)定點(diǎn)算術(shù)邏輯單元,、2個(gè)浮點(diǎn)乘法器,、4個(gè)浮點(diǎn)ALU，內(nèi)部設(shè)計(jì)有32個(gè)32位通用目的寄存器,，4 KB的L1高速程序緩存區(qū)，4 KB的L1高速數(shù)據(jù)緩存器,，256 KB的L2兩級(jí)數(shù)據(jù)緩存器,。這種結(jié)構(gòu)的設(shè)計(jì)可以最大限度地發(fā)揮8個(gè)功能單元的并行計(jì)算能力，使得DSP在300 MHz系統(tǒng)時(shí)鐘工作時(shí),，其性能可以達(dá)到2 400 MIPS,，1 800 MFLO/s[6]。單路視頻信號(hào)生成的原理框圖如圖4所示,。DSP來完成視頻信號(hào)的運(yùn)算,，其中FPGA 1用于控制LVDS收發(fā)器接收來自總線的命令、地址及數(shù)據(jù),，在產(chǎn)生視頻信號(hào)前,，將上位機(jī)預(yù)先生成好的雜波數(shù)據(jù)、噪聲及目標(biāo)參數(shù)下載至Flash存儲(chǔ)器中,，生成視頻信號(hào)期間,，F(xiàn)PGA 1判斷信號(hào)處理器的工作狀態(tài)，將Flash存儲(chǔ)器的數(shù)據(jù)讀出至輸入FIFO中,；FPGA 2主要完成DSP讀寫輸入,、輸出FIFO的邏輯轉(zhuǎn)化，接收來自DSP計(jì)算視頻信號(hào)相對(duì)PRF信號(hào)的延遲時(shí)間,，通過FPGA 1接收同步信號(hào),，控制讀出輸出FIFO的數(shù)據(jù)并啟動(dòng)D/A轉(zhuǎn)化；DSP將輸入FIFO的數(shù)據(jù)讀入其內(nèi)部RAM,，根據(jù)對(duì)應(yīng)的數(shù)據(jù)及目標(biāo)參數(shù)，生成所需的視頻信號(hào)數(shù)據(jù),，并將運(yùn)算完畢的數(shù)據(jù)寫入輸出FIFO。FIFO使用IDT72V17160,，其讀寫速度可達(dá)100 MHz,。?

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2 系統(tǒng)工作流程?

??? 上位機(jī)根據(jù)噪聲和雜波模型脫機(jī)產(chǎn)生和路、方位差,、俯仰差三通道I/Q雜波和噪聲及目標(biāo)參數(shù),，由上位機(jī)發(fā)出指令和卡地址，將各通道的數(shù)據(jù)下載至對(duì)應(yīng)的Flash存儲(chǔ)器中,，之后由上位機(jī)生成信號(hào)處理器指令,，下發(fā)至主控卡的緩存中，在同步信號(hào)的觸發(fā)下,，將指令發(fā)給信號(hào)處理器,，同時(shí)視頻卡根據(jù)該同步信號(hào)產(chǎn)生視頻信號(hào)，信號(hào)處理器對(duì)視頻信號(hào)進(jìn)行采樣,、運(yùn)算,，并將運(yùn)算結(jié)果及其狀態(tài)信息送至上位機(jī)顯示。?

2.1 數(shù)據(jù)下載?

??? 數(shù)據(jù)下載即將上位機(jī)預(yù)先生成的雜波,、噪聲數(shù)據(jù)及目標(biāo)參數(shù)通過背板總線下載到各通道對(duì)應(yīng)的Flash存儲(chǔ)器中,。整個(gè)下發(fā)過程由上位機(jī)啟動(dòng)，按照表1所示格式將命令,、地址,、數(shù)據(jù)發(fā)至主控卡，然后由主控卡FPGA控制LVDS收發(fā)器,，將命令,、地址及數(shù)據(jù)發(fā)送至環(huán)網(wǎng)總線上。所有在該總線的節(jié)點(diǎn)（視頻卡）接收到命令后,，轉(zhuǎn)為數(shù)據(jù)下載工作狀態(tài),，接著再判斷是否為該節(jié)點(diǎn)的地址，若是,，準(zhǔn)備接收數(shù)據(jù),，并判斷區(qū)地址，將數(shù)據(jù)寫入對(duì)應(yīng)的Flash分區(qū)中,；若不是,，關(guān)閉數(shù)據(jù)通道，等待接收新的卡地址,。?

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??? 因?yàn)镕lash存儲(chǔ)器在寫入2 KB數(shù)據(jù)后需要一個(gè)較長的編程時(shí)間,，所以，在實(shí)際數(shù)據(jù)下載的過程中,，使用輪循寫入的方法[7]，即上位機(jī)每發(fā)出2 KB數(shù)據(jù)后,，就發(fā)出新的卡地址,，將數(shù)據(jù)寫入下一通道的Flash存儲(chǔ)器中，這樣依次執(zhí)行,，到第一通道后,，F(xiàn)lash存儲(chǔ)器編程結(jié)束，再將數(shù)據(jù)繼續(xù)寫入,，從而達(dá)到節(jié)約數(shù)據(jù)下載時(shí)間的目的,。?

2.2 視頻信號(hào)的生成?

??? 整個(gè)視頻信號(hào)的生成過程中，數(shù)據(jù)的搬移及信號(hào)的運(yùn)算均由DSP來完成,。由于TMS320C6713 DSP具有16個(gè)EDMA通道,，其可以在不占用CPU運(yùn)行周期的前提下，實(shí)現(xiàn)數(shù)據(jù)的快速搬移,，所以本設(shè)計(jì)中在DSP內(nèi)部開辟一個(gè)乒乓緩存區(qū),。CPU在調(diào)用乒緩存中的數(shù)據(jù)時(shí)，EDMA往乓緩存中搬移數(shù)據(jù),，之后進(jìn)行交換,，這樣EDMA數(shù)據(jù)搬移和CPU進(jìn)行信號(hào)運(yùn)算同時(shí)執(zhí)行，保證視頻信號(hào)生成的實(shí)時(shí)性,。?

??? 當(dāng)各通道的雜波,、噪聲及目標(biāo)參數(shù)下載完成后，各通道FPGA 1收到上位機(jī)的指令,，將存于Flash的數(shù)據(jù)讀出至輸入FIFO中,，DSP啟動(dòng)EDMA通道將輸入FIFO數(shù)據(jù)讀至其內(nèi)部乒緩存中,，此時(shí),，由DSP發(fā)出一個(gè)READY信號(hào)給FPGA 2，F(xiàn)PGA 2將PRF同步信號(hào)接入DSP的外部中斷引腳,，這樣當(dāng)下一個(gè)PRF同步信號(hào)到來時(shí),，觸發(fā)DSP的外部中斷，DSP執(zhí)行內(nèi)部的波形運(yùn)算程序,，同時(shí)啟動(dòng)EDMA通道將雜波等數(shù)據(jù)搬移至乓緩存,。運(yùn)算結(jié)束后,，DSP將目標(biāo)出現(xiàn)的延時(shí)時(shí)間發(fā)給FPGA 2，并將運(yùn)算完畢的波形數(shù)據(jù)搬移至輸出FIFO,，F(xiàn)PGA 2收到延遲時(shí)間后,，在下一個(gè)PRF同步信號(hào)到來時(shí)，對(duì)從DSP接收的時(shí)間計(jì)數(shù),，計(jì)數(shù)結(jié)束后,，從輸出FIFO讀出已經(jīng)運(yùn)算完畢的數(shù)據(jù)，同時(shí)啟動(dòng)D/A進(jìn)行數(shù)據(jù)轉(zhuǎn)化[8],。?

2.3 性能改進(jìn)?

??? 雖然目前系統(tǒng)性能已能滿足實(shí)際應(yīng)用需求,，但如果系統(tǒng)在某些環(huán)節(jié)稍作改進(jìn)，會(huì)使整個(gè)系統(tǒng)功能進(jìn)一步增強(qiáng),。由于同步FIFO對(duì)于DSP來說屬異步存儲(chǔ)器，所以DSP在讀寫FIFO時(shí)設(shè)置為異步方式,，讀FIFO的頻率僅能達(dá)到25 MHz,，寫FIFO的頻率僅能達(dá)到33 MHz[9-10]，如果將DSP讀寫SDRAM的時(shí)序進(jìn)行邏輯轉(zhuǎn)化,，可以使讀寫FIFO的頻率達(dá)到接近100 MHz,，大大增強(qiáng)DSP的數(shù)據(jù)吞吐能力；另外,單路視頻信號(hào)的數(shù)據(jù)僅使用一片F(xiàn)lash存儲(chǔ)器,，雖然其峰值讀數(shù)速度可達(dá)40 MB/s,，但由于每讀2 KB后，F(xiàn)lash需要一個(gè)緩存時(shí)間,，這樣其平均讀數(shù)速度僅能達(dá)到約27 MB/s,，若將兩片F(xiàn)lash并聯(lián)使用，則可達(dá)到其峰值速度,，提高系統(tǒng)性能,；另外，目前在DSP內(nèi)部僅在數(shù)據(jù)輸入端開辟了一個(gè)乒乓緩存,，若在數(shù)據(jù)輸出端再開辟一個(gè)乒乓緩存,，則可將數(shù)據(jù)搬移和CPU運(yùn)算進(jìn)一步并行執(zhí)行，縮短每個(gè)PRF周期的數(shù)據(jù)處理時(shí)間,。?

??? 本文針對(duì)具體的雷達(dá)信號(hào)處理器,，提出了一種視頻信號(hào)模擬器的硬件設(shè)計(jì)。模擬器采用PC機(jī)+DSP陣列來實(shí)現(xiàn),，整個(gè)系統(tǒng)采用插卡式結(jié)構(gòu),，各路視頻信號(hào)的生成使用相似的硬件電路，由PC機(jī)產(chǎn)生所需的雜波,、噪聲數(shù)據(jù)及目標(biāo)參數(shù),，并預(yù)先將生成的各路視頻信號(hào)所需的雜波,、噪聲及目標(biāo)參數(shù)通過自行設(shè)計(jì)的自適應(yīng)單環(huán)總線下載到對(duì)應(yīng)的大容量Flash存儲(chǔ)器中。數(shù)據(jù)下載完畢后,，經(jīng)由DSP組合實(shí)時(shí)運(yùn)算,，在每個(gè)PRF同步信號(hào)的觸發(fā)下輸出視頻模擬信號(hào)。由于Flash存儲(chǔ)器為非易失性存儲(chǔ)器,，具有掉電后數(shù)據(jù)不丟失的優(yōu)點(diǎn),，所以在雜波、噪聲及目標(biāo)參數(shù)不改變的情況下,，數(shù)據(jù)只需下載一次,，另外,使用文中提出的環(huán)網(wǎng)總線結(jié)構(gòu),可以保證數(shù)據(jù)的快速下載。目前整個(gè)系統(tǒng)的各項(xiàng)性能可以滿足實(shí)際應(yīng)用要求,。?

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