ADSP-TS101自身的外總線接口和鏈路口(Linkport接口)，雖速度很快,，但連接復雜,，難以長線傳輸，并不具備上述需求特征,?？梢酝ㄟ^在DSP的Linkport總線接口上增加FPGA實現(xiàn)的適配電路，擴展USB 2.0接口,，實現(xiàn)上述應用需求,。下文將介紹具體的實現(xiàn)方案。
1 系統(tǒng)總體方案
系統(tǒng)實現(xiàn)的總體方案如圖1所示,。
在本方案中,，USB接口芯片選用Cypress公司的CY7C68013A。該芯片是Cypress公司FX2系列USB 2.0集成微控制器之一,。集成了USB 2.0收發(fā)器,、SIE、增強8051微控制器和GPIF,，是一種優(yōu)秀的高速USB外設控制器,。內(nèi)置的8051微控制器獨立于USB數(shù)據(jù)通道，由SIE實現(xiàn)大部分USB 1.1和USB 2.0協(xié)議;USB FIFO和外部從FIFO映射到相同的8個512 B RAM模塊,，實現(xiàn)內(nèi)部傳輸和外部傳輸?shù)臒o縫連接,，可以較低的代價獲得較高的帶寬;8.5 KB內(nèi)部RAM空間，可運行較為復雜的固件,，實現(xiàn)軟件對硬件的配置,。GPIF是由用戶可編程有限狀態(tài)機驅(qū)動的柔性8/16位并行口，可編程GPIF向量組成一個GPIF波形,，匹配受控接口的時序,。
ADSP-TS101作為彈載主DSP芯片，含4個鏈路口,，每個鏈路口可在時鐘雙沿以8位進行雙向數(shù)據(jù)傳輸,，速率高達250 MB/s。通過該接口,，DSP每個處理幀將預觀測的變量結果以DMA的方式打包向上位機發(fā)送,。
FPGA實現(xiàn)ADSP-TS101的Linkport接口與CY7C68013A之間的雙向數(shù)據(jù)緩沖和接口協(xié)議轉(zhuǎn)換?？紤]到CY7C68013A中的FIFO容量較DSP的一個處理幀預發(fā)送或接收的數(shù)據(jù)量較小,，故在FPGA中設置上行和下行各一個大容量FIFO,，用于數(shù)據(jù)緩沖，以減少對DSP中并行流水運行的程序的打擾,。這里,，由于DSP鏈路口的瞬時數(shù)據(jù)率遠高于USB芯片的傳輸速率(理論上限為60 MB/s)，故FIFO的DSP端口的數(shù)據(jù)傳輸為：一個處理幀只操作一次,，而USB芯片端則分成多次操作。
限于篇幅,，下文將重點對傳輸數(shù)據(jù)率要求高,、設計難度大的上行通道的設計進行詳細描述。
2 FPGA的模擬Linkport口設計
FPGA需要模擬Linkport口的接口時序,，其與DSP的硬件連接關系圖如圖2所示,。
Link協(xié)議通過8位并行數(shù)據(jù)總線完成雙向數(shù)據(jù)傳輸，與數(shù)據(jù)總線配合的還有相應的時鐘信號線LxCLKIN,，LxCLKOUT,。
2.1 Linkport口的傳輸協(xié)議
Linkport口傳輸數(shù)據(jù)時，每8個周期傳送一個4字組(16 B),，在時鐘的上升沿和下降沿均傳送一個字節(jié),。在傳送過程中，發(fā)送端將檢測接收端的LxCLKOUT信號,，僅當接收端將它的LxCLKOUT置為高時,，即接收端處于接收方式，且有空閑的緩沖時,，發(fā)送端才可以啟動下一個傳送過程,。
傳送啟動過程如圖3所示，發(fā)送端驅(qū)動信號LxCLKOUT為低電平,，以此向接收端發(fā)出令牌請求,，發(fā)出令牌請求后，發(fā)送端等待6個周期,，并驗證LxCLKIN是否依舊為高,，若是則啟動傳送過程。傳送過程啟動一個周期以后,，接收端將發(fā)送端的LxCLKIN驅(qū)動為低,，以此作為連接測試。若接收完當前4字組后接收端無法再接收另外的4字組,，則接收端保持LxCLKIN為低,。這種情況下，緩沖空閑后LxCLKIN信號被禁止,。若緩沖為空,，則接收端將置LxCLKIN為高電平。
作為同步信號，LxCLKOUT信號由發(fā)送端驅(qū)動,。數(shù)據(jù)在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中,，發(fā)送和接收緩沖都是128b寬。 LxCLKIN信號由接收端驅(qū)動,，發(fā)往發(fā)送端,，它通常用作“等待”指示信號，但LxCLKIN信號也可以用作連接測試信號,，保證接收端能正確地接收當前傳送數(shù)據(jù),。
當LxCLKIN信號用于等待指示信號時，接收端驅(qū)動LxCLKIN信號為低電平,。若LxCLKIN信號保持低電平狀態(tài),，則發(fā)送端可以[完成當前的4字組傳送，但無法啟動下一個垂字組傳送,。若還有其余的數(shù)據(jù)需要傳送,，發(fā)送端需將LxCLKOUT置低，并等待接收端將LxCLKIN驅(qū)動為高電平,。如果在第12個時鐘沿到來之前LxCLKIN變?yōu)楦唠娖?，則緊跟著傳送的將是新的4字組。
2.2 FPGA內(nèi)的Linkport口邏輯設計
由于Link協(xié)議采用雙時鐘沿傳輸數(shù)據(jù),，而同步FPGA系統(tǒng)中,，一般只采用單一時鐘的上升沿完成操作，因此需要將FPGA系統(tǒng)工作頻率SCLK設定為Link時鐘的2倍,。然后將該時鐘的兩分頻輸出作為LxCLKOUT信號,，有效數(shù)據(jù)則在SCLK的上升沿更新。
FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容,，且采用了雙向雙倍數(shù)據(jù)傳輸DDR技術,，能實現(xiàn)雙向雙倍的數(shù)據(jù)傳輸。FPGA中的Link口接口模塊電路如圖4所示,。
Link口協(xié)議的一大特點就是在收發(fā)數(shù)據(jù)時可以選擇是否需要校驗位VERE比特,，VERE的啟用或關閉可以通過ADSP-TS101中的寄存器來設置，也可以通過FPGA模塊中的Verein信號置高或置低來設置,。該設計在FPGA中設置VERE信號的啟用或關閉,。當VERE啟用后，F(xiàn)PGA模塊中的輸出信號Rx_Vere_Bad用于表征最后接收的128 b數(shù)據(jù)是否正確,。由于使用VERE有兩個好處,，一是能保證數(shù)據(jù)的完整性;二是能減小在兩個時鐘不嚴格一致的系統(tǒng)中傳輸數(shù)據(jù)時產(chǎn)生數(shù)據(jù)重疊的可能性。因而在設計中采用了帶數(shù)據(jù)校驗的傳輸方式,。3 USB傳輸設計
3.1 傳輸方式的確定
CY7C68013A芯片具有GPIF模式和從屬FIFO(Slave FIFO)模式兩種接口工作模式,。在本設計中,，USB數(shù)據(jù)傳輸存儲模塊負責完成存儲算法產(chǎn)生的大量數(shù)據(jù)的高速傳輸，由于不涉及到對外部電路的控制,，所以不選用GPIF模式,，而選擇Slave FIFO模式進行連接。在數(shù)據(jù)傳輸時,，用Slave FIFO接口模式,，批量傳輸，自動輸入(AUTOIN)方式,，使用EP6端口作為上行輸入緩沖區(qū),。CY7C68013A的，Slave FIFO接口模式如圖6所示,。
3.2 EZ-USB FX2時序設計
在本設計的FPGA中，設計了如圖6的外部主控制器的功能邏輯,。由于DSP端Linkport口數(shù)據(jù)傳輸速率很高,，而在USB端的速率可能無法跟Linkport口的數(shù)據(jù)率相匹配，故在FPGA中開辟一個2KB的FIFO,，經(jīng)由Linkport上傳的數(shù)據(jù)首先傳送到FIFO中,，之后再經(jīng)由USB口上傳至主機。為了保證數(shù)據(jù)傳輸?shù)耐暾?，設計USB的數(shù)據(jù)傳輸速率為DSP Link口的1/8,。在此，對FPGA邏輯應用Modelsim軟件進行了仿真,，仿真結果如圖7所示,。
圖7中，在LxCLKIN時鐘的上升沿和下降沿將DSP_Data中的數(shù)據(jù)寫入到FPGA的FIFO中,，然后再把FIFO中的數(shù)據(jù)從數(shù)據(jù)線USB_Data中輸出給EZ-USB FX2的FD數(shù)據(jù)線,，最后經(jīng)由USB傳送給主機。圖中USB_Data的數(shù)據(jù)率明顯只有DSP_Data數(shù)據(jù)率的1/8,，是符合設計要求的,。
在上傳傳輸時，采用異步自動輸入方式,。EZ-USB FX2芯片F(xiàn)IFO異步寫時序如圖8所示,。根據(jù)此時序，在本設計中,，F(xiàn)PGA輸出的USB_Data信號提供給USB的FD數(shù)據(jù)線,，F(xiàn)PGA輸出的USB_SLWR提供給USB的SLWR，USB端便能在SLWR的下降沿把數(shù)據(jù)線FD中的數(shù)據(jù)寫入到FX2芯片F(xiàn)IFO中,，并由USB傳送給主機,。
4 結語
本文重點對DSP擴展USB接口的數(shù)據(jù)上行通道的硬件設計進行了詳細論述,。本系統(tǒng)經(jīng)測試驗證，通過該擴展USB接口,，配合定制的上位機軟件,，DSP數(shù)據(jù)上傳PC機的速率平均達到8 MB/s以上，連接可靠穩(wěn)定,，滿足對DSP變量實時監(jiān)測的數(shù)據(jù)率需求,，同時可通過此接口完成程序的加載與燒寫功能。僅需一臺帶USB接口的PC機,，就能完成彈載DSP系統(tǒng)的實時測試與在線程序加載,，簡捷、通用,、方便,，具有顯著的工程實用價值。