電源設計小貼士31：同步降壓MOSFET電阻比的正確選擇
摘要： 在這篇《電源設計小貼士》中，我們將研究在同步降壓功率級中如何對傳導功耗進行折中處理,，而其與占空比和 FET 電阻比有關,。進行這種折中處理可得到一個用于 FET 選擇的非常有用的起始點。通常,，作為設計過程的一個組成部分,，您會有一套包括了輸入電壓范圍和期望輸出電壓的規(guī)范，并且需要選擇一些 FET,。另外,，如果您是一名 IC 設計人員，則您還會有一定的預算,，其規(guī)定了 FET 成本或者封裝尺寸,。這兩種輸入會幫助您選擇總 MOSFET 芯片面積,。之后，這些輸入可用于對各個 FET 面積進行效率方面的優(yōu)化,。
Abstract：
Key words :
在這篇《電源設計小貼士》中,，我們將研究在同步降壓功率級中如何對傳導功耗進行折中處理，而其與占空比和 FET 電阻比有關,。進行這種折中處理可得到一個用于 FET 選擇的非常有用的起始點,。通常，作為設計過程的一個組成部分,，您會有一套包括了輸入電壓范圍和期望輸出電壓的規(guī)范,，并且需要選擇一些 FET。另外,，如果您是一名 IC 設計人員,，則您還會有一定的預算,，其規(guī)定了 FET 成本或者封裝尺寸,。這兩種輸入會幫助您選擇總 MOSFET 芯片面積。之后,，這些輸入可用于對各個 FET 面積進行效率方面的優(yōu)化,。
圖 1 傳導損耗與 FET 電阻比和占空比相關
首先，FET 電阻與其面積成反比例關系,。因此,，如果為 FET 分配一定的總面積，同時您讓高側面積更大（旨在降低其電阻）,，則低側的面積必減小,，而其電阻增加。其次,，高側和低側 FET 導電時間的百分比與 VOUT/VIN 的轉換比相關,，其首先等于高側占空比 (D)。高側 FET 導通 D 百分比時間,，而剩余 (1-D) 百分比時間由低側 FET 導通,。圖 1 顯示了標準化的傳導損耗，其與專用于高側 FET 的 FET 面積百分比（X 軸）以及轉換因數（曲線）相關,。很明顯,，某個設定轉換比率條件下，可在高側和低側之間實現最佳芯片面積分配,，這時總傳導損耗最小,。低轉換比率條件下，請使用較小的高側 FET,。反之,，高轉換比率時,，請在頂部使用更多的 FET。面積分配至關重要,，因為如果輸出增加至 3.6V,，則針對 12V：1.2V 轉換比率（10% 占空比）進行優(yōu)化的電路，其傳導損耗會增加 30%,，而如果輸出進一步增加至 6V,，則傳導損耗會增加近 80%。最后,，需要指出的是,，50% 高側面積分配時所有曲線都經過同一個點。這是因為兩個 FET 電阻在這一點相等,。
圖 2 存在一個基于轉換比率的最佳面積比
注意：電阻比與面積比成反比
通過圖 1,，我們知道 50% 轉換比率時出現最佳傳導損耗極值。但是,，在其他轉換比率條件下,，可以將損耗降至這一水平以下。附錄 1 給出了進行這種優(yōu)化的數學計算方法,，而圖 2 顯示了其計算結果,。即使在極低的轉換比率條件下，FET 芯片面積的很大一部分都應該用于高側 FET,。高轉換比率時同樣如此,；應該有很大一部分面積用于低側。這些結果是對這一問題的初步研究,，其并未包括如高側和低側FET之間的各種具體電阻值,，開關速度的影響，或者對這種芯片面積進行封裝相關的成本和電阻等諸多方面,。但是,，它為確定 FET 之間的電阻比提供了一個良好的開端，并且應會在FET選擇方面實現更好的整體折中,。
下次,，我們將討論如何確定 SEPIC 所用耦合電感的漏電感要求，敬請期待,。本文及其他電源解決方案的更多詳情,，請訪問：www.ti.com.cn/power。
附錄：圖 2 的推導過程
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